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반도체 장치 및 그 형성 방법

  • 기술번호 : KST2015087175
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 장치 및 그 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 내에 제1 매몰 산화막을 형성하고, 제1 매몰 산화막 상의 반도체층을 패터닝하여 코어 반도체 패턴 및 코어 반도체 패턴의 일측벽에 접촉된 서포트 반도체 패턴을 형성한다. 이어서, 코어 반도체 패턴 아래에 위치한 제1 매몰 산화막을 제거한다. 이어서, 코어 반도체 패턴 및 반도체 기판 사이를 채우는 제2 매몰 산화막을 형성한다.
Int. CL H01L 21/20 (2006.01)
CPC
출원번호/일자 1020090121653 (2009.12.09)
출원인 한국전자통신연구원
등록번호/일자 10-1278611-0000 (2013.06.19)
공개번호/일자 10-2011-0064884 (2011.06.15) 문서열기
공고번호/일자 (20130625) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.12.09)
심사청구항수 20

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김인규 대한민국 대전광역시 유성구
2 박대서 대한민국 인천광역시 부평구
3 홍준택 대한민국 서울특별시 성북구
4 김경옥 대한민국 서울특별시 강남구

대리인

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번호 이름 국적 주소
1 오세준 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)(특허법인 고려)
2 권혁수 대한민국 서울특별시 강남구 언주로 ***, *층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소)
3 송윤호 대한민국 서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.12.09 수리 (Accepted) 1-1-2009-0759464-75
2 의견제출통지서
Notification of reason for refusal		 2012.12.10 발송처리완료 (Completion of Transmission) 9-5-2012-0750335-79
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.12.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-1065576-63
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.12.21 수리 (Accepted) 1-1-2012-1065577-19
5 등록결정서
Decision to grant		 2013.06.04 발송처리완료 (Completion of Transmission) 9-5-2013-0387804-00
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판 내에 국부적으로 제1 매몰 산화막을 형성하는 것;상기 제1 매몰 산화막 상의 반도체층을 상기 제1 매몰 산화막이 노출되도록 패터닝하여, 라인 형태의 코어 반도체 패턴, 상기 코어 반도체 패턴의 양 단들에 각각 접촉된 한 쌍의 앵커 반도체 패턴들, 및 상기 코어 반도체 패턴의 일 측벽과 접촉된 서포트 반도체 패턴을 형성하는 것;등방성 식각 공정을 수행하여, 상기 코어 반도체 패턴 아래의 제1 매몰 산화막을 제거하되, 상기 각 앵커 반도체 패턴 아래에 위치한 제1 매몰 산화막의 일부분 및 상기 서포트 반도체 패턴 아래에 위치한 제1 매몰 산화막의 일부분을 잔존시키는 것; 및상기 코어 반도체 패턴 아래의 제1 매몰 산화막이 제거된 영역을 채우고, 상기 코어 반도체 패턴을 둘러싸는 제2 매몰 산화막을 형성하는 것을 포함하는 반도체 장치의 형성 방법
2 2
청구항 1항에 있어서,상기 제2 매몰 산화막은 열산화 공정으로 형성되는 반도체 장치의 형성 방법
3 3
청구항 2항에 있어서,상기 제2 매몰 산화막을 형성한 후에, 상기 서포트 반도체 패턴은 상기 코어 반도체 패턴과 접촉되어 있는 반도체 장치의 형성 방법
4 4
청구항 2항에 있어서,상기 열산화 공정에 의하여 상기 서포트 반도체 패턴의 상기 코어 반도체 패턴에 인접한 일부분은 완전히 산화되는 반도체 장치의 형성 방법
5 5
청구항 1항에 있어서,상기 코어 반도체 패턴 및 상기 기판 사이에 배치된 상기 제2 매몰 산화막의 일부분의 두께는 상기 제1 매몰 산화막의 두께에 비하여 두껍게 형성되는 반도체 장치의 형성 방법
6 6
청구항 1항에 있어서,상기 서포트 반도체 패턴은 바디부(body portion) 및 상기 바디부로부터 연장되어 상기 코어 반도체 패턴의 일 측벽에 접촉된 복수의 연결부들을 포함하고,상기 복수의 연결부들은 서로 이격된 반도체 장치의 형성 방법
7 7
청구항 1항에 있어서,상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 연장되고,상기 서포트 반도체 패턴은 균일한 폭을 갖는 제1 부분, 및 상기 제1 부분 및 상기 코어 반도체 패턴 사이에 개재되고 테이퍼 형태인 제2 부분을 포함하고,상기 제2 부분의 상기 코어 반도체 패턴과 접촉된 면은 상기 제2 부분의 상기 제1 부분과 접촉된 면보다 좁은 반도체 장치의 형성 방법
8 8
청구항 1항에 있어서,상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 연장된 장방형인 반도체 장치의 형성 방법
9 9
청구항 1항에 있어서,상기 서포트 반도체 패턴은 복수로 형성되고,상기 코어 반도체 패턴은 서로 대향된 제1 측벽 및 제2 측벽을 포함하고,상기 복수의 서포트 반도체 패턴들은 상기 제1 측벽에 접촉된 제1 서포트 반도체 패턴 및 상기 제2 측벽에 접촉된 제2 서포트 반도체 패턴을 포함하는 반도체 장치의 형성 방법
10 10
청구항 9항에 있어서,상기 제1 서포트 반도체 패턴 및 상기 제2 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 서로 중첩되는 반도체 장치의 형성 방법
11 11
청구항 9항에 있어서,상기 제1 서포트 반도체 패턴 및 상기 제2 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 중첩되지 않는 반도체 장치의 형성 방법
12 12
청구항 1항에 있어서,상기 제1 매몰 산화막은 시목스(SIMOX) 방식에 의하여 형성되는 반도체 장치의 형성 방법
13 13
청구항 1항에 있어서,상기 제2 매몰 산화막을 형성한 후에, 상기 코어 반도체 패턴의 상면 상에 위치한 상기 제2 매몰 산화막의 일부분을 제거하여 상기 코어 반도체 패턴의 상면을 노출시키는 것을 더 포함하는 반도체 장치의 형성 방법
14 14
청구항 1항에 있어서,상기 등방성 식각 공정은 순차적으로 수행되는 습식 식각 공정 및 건식 등방성 식각 공정을 포함하는 반도체 장치의 형성 방법
15 15
기판 상에 배치되고 라인 형태의 코어 반도체 패턴;상기 기판 상에 배치되고, 상기 코어 반도체 패턴의 양 단들에 각각 접촉된 한 쌍의 앵커 반도체 패턴들;상기 코어 반도체 패턴의 일 측의 기판 상에 배치된 서포트 반도체 패턴;상기 각 앵커 반도체 패턴 및 상기 기판 사이에 개재된 앵커 매몰 산화 패턴;상기 서포트 반도체 패턴 및 상기 기판 사이에 개재된 서포트 매몰 산화 패턴; 및상기 코어 반도체 패턴 및 상기 기판 사이에 개재되고, 상기 서포트 및 앵커 매몰 산화 패턴들에 비하여 두꺼운 코어 매몰 산화막을 포함하는 반도체 장치
16 16
청구항 15항에 있어서,상기 코어 매몰 산화막은 열산화물로 형성되고, 상기 앵커 및 서포트 매몰 산화 패턴들은 시목스(SIMOX) 방식에 의한 산화물로 형성되는 반도체 장치
17 17
청구항 15항에 있어서,상기 코어 매몰 산화막은 연장되어 상기 코어 반도체 패턴의 양측벽을 덮는 반도체 장치
18 18
청구항 17항에 있어서,상기 코어 매몰 산화막은 더 연장되어 상기 코어 반도체 패턴의 상면을 덮는 반도체 장치
19 19
청구항 15항에 있어서,상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 일 측벽과 접촉된 반도체 장치
20 20
청구항 15항에 있어서,상기 서포트 반도체 패턴은 상기 코어 반도체 패턴으로부터 옆으로 이격되고, 상기 코어 매몰 산화막은 연장되어 상기 코어 반도체 패턴 및 서포트 반도체 패턴 사이에 개재된 반도체 장치
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1 지식경제부 한국전자통신연구원 IT원천기술개발 실리콘 기반 초고속 광인터커넥션 IC