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블록간 고주파 오프칩 대역 필터를 이용한 서브샘플링 수신기

  • 기술번호 : KST2015090526
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 무선통신 수신기에 관한 것으로 Second off-chip RF filter, RF-to-Digital 변환기, 그리고 디지털 변환된 신호를 처리하는 Digital pre-processor 를 포함한다. RF-to-Digital변환기는 수신되는 RF 신호를 DC 주파수 대역 또는 중간 주파수 대역의 디지털 신호로 변환하며, 원하는 RF대역 신호와 이에 인접한 원하지 않는 신호를 모두 처리할 수 있는 다이나믹 레인지(신호 입력 범위)를 갖는다. 디지털 프리 프로세서는 디지털적으로 신호 이득을 조절하여 변복조기로 전달한다.
Int. CL H03H 9/17 (2006.01) H03H 9/64 (2006.01) H04L 25/03 (2006.01)
CPC H04B 1/06(2013.01) H04B 1/06(2013.01) H04B 1/06(2013.01) H04B 1/06(2013.01)
출원번호/일자 1020120075612 (2012.07.11)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2013-0082422 (2013.07.19) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020120003574   |   2012.01.11
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.07.11)
심사청구항수 21

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 한선호 대한민국 대전 유성구
2 유현규 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.07.11 수리 (Accepted) 1-1-2012-0554870-95
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2015.01.13 수리 (Accepted) 1-1-2015-0033908-14
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
4 의견제출통지서
Notification of reason for refusal		 2015.08.04 발송처리완료 (Completion of Transmission) 9-5-2015-0522495-32
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2015.10.05 수리 (Accepted) 1-1-2015-0963107-73
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2015.10.05 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2015-0963109-64
7 거절결정서
Decision to Refuse a Patent		 2016.02.05 발송처리완료 (Completion of Transmission) 9-5-2016-0099537-95
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
대역통과되고 증폭된 신호를 재차로 대역 통과 필터링하여 대역 신호 이외의 잡음과 간섭신호를 감쇠시키는 RF 프론트 엔드부;원하는 신호 대역의 캐리어 주파수에 대해서 서브 샘플링을 클럭신호들에 따라 수행하고 원하는 신호의 대역에 대해서 오버 샘플링을 상기 클럭신호들에 따라 수행하여, 상기 RF 프론트 엔드부로부터 출력된 아날로그 신호가 DC 주파수 대역 또는 중간 주파수 대역의 디지털 신호로 변환되도록 하며, 원하는 신호와 이에 인접한 원하지 않는 신호를 모두 처리할 수 있는 입력 신호 크기 범위를 갖는 아날로그-디지털 변환부;상기 아날로그-디지털 변환부로부터 출력된 디지털 신호를 디지털적으로 선처리 하고 복조하는 신호 처리 프로세싱부; 및상기 신호 처리 프로세싱부로부터 출력되는 상기 디지털 신호의 채널 데이터에 대해 미스매치를 검출하고 상기 클럭신호들의 위상을 조정하는 검출 조정부를 포함하는 수신기
2 2
제1항에 있어서, 상기 RF 프론트 엔드부는,전송신호의 주파수보다 높은 캐리어 주파수를 가지며 임의의 신호 대역폭을 가지는 아날로그 신호를 대역 통과 필터링하며, 필터링 대역 이외의 잡음이나 간섭 신호를 감쇠하기 위한 밴드 패스 프리필터;상기 밴드 패스 프리필터를 통과한 아날로그 신호를 가변이득 제어 신호에 따라 증폭하는 증폭기; 및 상기 증폭기로부터 출력된 아날로그 신호를 다시 대역 통과 필터링하며, 필터링 대역 이외의 백색 잡음이나 간섭 신호를 감쇠하기 위한 밴드 패스 인터스테이지 필터를 포함하는 수신기
3 3
제1항에 있어서, 상기 아날로그-디지털 변환부는 상기 디지털 신호를 I채널 데이터와 Q채널 데이터로서 출력하는 수신기
4 4
제1항에 있어서, 상기 신호 처리 프로세싱부는,상기 아날로그-디지털 변환부로부터 출력된 디지털 신호에서 원하는 신호대역의 샘플링 레이트를 정수비 또는 분수비로 낮추기 위한 데시메이션 필터, 상기 디지털 신호의 캐리어 주파수 변환을 위한 주파수 혼합기, 원하는 대역의 신호만을 저역통과 시키는 채널 선택필터, 및 상기 채널 선택필터를 통과한 신호가 일정한 신호 크기의 출력을 갖도록 하는 가변 증폭기 및 제어기를 포함하며, IQ 오프셋 또는 DC 오프셋을 제거하기 위한 IQ/DC 오프셋 제거기와 상기 디지털 신호의 크기를 검출하는 검출기 중에서 적어도 하나를 포함하는 수신기
5 5
제3항에 있어서, 상기 검출 조정부는,상기 신호 처리 프로세싱부로부터 출력되는 상기 I/Q 채널 데이터 간의 미스매치를 검출하고 그 검출된 미스매치를 보상하기 위한 오토 위상 제어신호를 생성하는 I/Q 미스매치 검출 및 제어부; 및서브 샘플링 클럭을 수신하여 상기 아날로그-디지털 변환부에 상기 클럭신호들을 I_CLK와 Q_CLK으로서 제공하고, 상기 I/Q 채널 데이터의 위상이 서로 직교로 유지되도록 하기 위해 상기 오토 위상 제어신호 또는 미리 설정된 위상 제어 프리셋 제어신호에 응답하여 상기 I_CLK와 Q_CLK의 위상차을 조절하는 IQ_CLK 발생 및 위상 조정부를 포함하는 수신기
6 6
제2항에 있어서, 상기 RF 프론트 엔드부의 밴드패스 프리필터-증폭기-밴드패스 인터스테이지 필터 간의 신호 연결 형태는, single ended - single ended - single ended, single ended - single ended - single to differential, single ended - single to differential - differential, 및 single to differential-differential-differential 중 어느 하나인 수신기
7 7
제2항에 있어서, 상기 RF 프론트 엔드부의 증폭기 - 밴드패스 인터스테이지 필터가 각기 최소한 1개 이상의 블록들로서 서로 결합된 수신기
8 8
제5항에 있어서, 상기 아날로그-디지털 변환부에 인가되는 공통의 아날로그 신호가 I/Q 패쓰 신호로서 인가될 경우에 상기 오토 위상 제어신호는 상기 I/Q 패쓰 신호의 위상 및 크기를 조절하는 신호인 수신기
9 9
제5항에 있어서, 상기 I/Q 채널 데이터 간의 미스매치 보상은 설정된 방식에 따라 주기적으로, 연속적으로, 또는 일정 타임 동안에 수행되는 수신기
10 10
가변 이득 증폭기의 출력을 수신하여 다이렉트 안티 앨리어싱 필터링을 수행하며, SAW 필터나 FBAR 필터의 형태로 구현된 인터 스테이지 타입의 오프칩 대역통과 필터;수신되는 디지털 신호에서 설정된 주파수 대역에 인접한 잡음 신호를 디지털적으로 제거하고 상기 설정 주파수 대역 내의 신호를 디지털적으로 처리하는 디지털 신호 프로세싱부; 및 샘플링 주파수 클럭을 사용하여 상기 오프칩 대역통과 필터로부터 출력되는 아나로그 신호를 원하는 신호와 이에 인접한 원하지 않는 신호를 모두 처리할 수 있는 입력 신호 크기 범위에 걸쳐 디지털 신호로 변환함에 의해, 상기 디지털 신호 프로세싱부의 상기 디지털 신호가 생성되도록 하는 아나로그 디지털 변환기를, 포함하는 수신기
11 11
입력 신호를 대역 필터링하는 제1 오프칩 필터; 상기 제1 오프칩 필터로부터 출력되는 신호를 대역 필터링하고 증폭하며 넓은 입력 신호 크기 범위를 다음 단의 입력 신호 크기 범위로 전환해주는 단일 입출력 가변 이득 증폭기;상기 단일 입출력 가변 이득 증폭기의 출력을 재차로 대역 필터링하기 위해, SAW 필터나 FBAR 필터로 구성된 제2 오프칩 필터; 신호의 캐리어 주파수에 대해서 서브샘플링을 수행하고 원하는 신호의 대역에 대해서 오버 샘플링을 수행하는 샘플링 주파수를 클럭신호로서 사용하여 상기 제2 오프칩 필터의 출력 신호를 DC 주파수 대역 또는 중간 주파수 대역의 디지털 신호로 변환하며, 원하는 신호와 이에 인접한 원하지 않는 신호를 모두 처리할 수 있는 입력 신호 크기 범위를 갖는 ADC기반의 RFDC(RF to Digital Converter); 및상기 RFDC에서 디지털 신호로 변환된 출력을 디지털 신호 처리를 통해 신호 주파수 변환, 채널 필터 및 가변 이득 증폭, 및 샘플링 주파수 변환을 수행하는 디지털 프로세서부를 포함하는 수신기
12 12
제11항에 있어서, 상기 RFDC가 I/Q ADC인 경우에, 상기 I/Q ADC의 출력 위상 관계가 직교 상태를 유지하도록 하는 I/Q 서브 샘플링 클럭들을 생성하며 상기 I/Q 서브 샘플링 클럭들 간의 위상 차가 조절되도록 하는 클럭 발생부를 더 포함하는 수신기
13 13
제11항에 있어서, 상기 제2 오프칩 필터는 싱글 대 차동(single-to-differential)의 입출력 구조를 가지는 수신기
14 14
제11항에 있어서, 상기 제2 오프칩 필터는,single-to-single의 입/출력을 갖는 SAW 필터나 FBAR 필터; 및 single-to-differential의 입/출력을 갖는 집적회로를 포함하는 수신기
15 15
제11항에 있어서, 상기 RFDC의 전단에 설치되는 샘플러들은, 상기 제2 오프칩 필터의 출력신호를 I채널과 Q채널별로 독립적으로 샘플링하거나, I채널과 Q채널을 서로 연동하여 복합적으로 샘플링하는 수신기
16 16
제11항에 있어서, 상기 RFDC는 이산 타임 델터 시그마(Discrete Time Delta-Sigma) ADC 구조에 기반하여 구현된 수신기
17 17
제11항에 있어서, 상기 RFDC는 I/Q 패쓰의 형태로 구현이 될 경우에, I/Q 콤플렉스 컨버젼(Complex conversion) 또는 I/Q 독립 컨버젼의 선택적 동작을 위해 포함 및 제거될 수 있는 선택적 컨버젼 블록(Optional Conversion Block); 입력 신호와 부궤환된 신호를 처리하는 DAC 0026# Integrators 0026# Adders 블럭;상기 DAC 0026# Integrators 0026# Adders블록의 출력을 다중 디지털 비트 신호로 변환하는 Multi-bit 양자화기(quantizer); 상기 멀티 비트 양자화기의 출력을 디코딩하거나 상기 양자화기의 출력을 부궤환 입력단으로 수신하는 멀티 비트 DAC의 선형성을 강화하는 DEM(dynamic element matching)블록;상기 I/Q 패쓰의 신호 출력을 위한 출력 버퍼; 및 상기 블록들에 클럭을 제공하는 클럭 생성기를 포함하는 수신기
18 18
제15항에 있어서, 상기 RFDC의 전단에 위치된 샘플러는,PH1D 샘플러의 스위치 클럭을 칩의 전원전압 크기에 비해 큰 부트스트랩(Bootstrapped)된 클럭을 사용하거나,부트스트랩된 클럭의 신호크기에 입력 신호의 변화를 추종하는 신호 크기를 합친 클럭 신호를 사용하거나,전원전압 크기에 입력 신호의 변화를 추종하는 신호 크기를 합친 클럭 신호를 사용하는 수신기
19 19
제15항에 있어서, 상기 RFDC의 전단에 위치된 샘플러는 RF입력 신호를 받는 첫번째 적분기의 셋틀링 타임을 빠르게 하기 위해 멀티 비트(Multi-bit)DAC 기능을 가지는 수신기
20 20
다중 대역 수신기를 구현하기 위해 제1 오프 칩 프리필터 뱅크; 단일 입출력 가변 이득 증폭기 뱅크; 및SAW 필터 뱅크나 FBAR 필터 뱅크로 구현된 제2 오프 칩 프리필터 뱅크를 구비하며, 각 뱅크에서는 단순 병렬 연결, 패쓰 멀티플렉싱(Path multiplexing), 또는 스위칭을 통해 선택적으로 신호 패쓰가 연결되어 후단의 RFDC로 신호가 전달되는 수신기
21 21
제20항에 있어서, 상기 필터 뱅크들은 MIMO(Multiple Input Multiple Output)나 CA(Carrier Aggregation)의 컨커런트(Concorrent)동작을 위해 병렬화되는 수신기
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1 지식경제부 한국전자통신연구원 정보통신산업원천기술개발사업 차세대 무선 융합 단말용 Advanced Digital RF 기술 개발