| 1 |
1
기판;상기 기판에 집적된 능동 소자;상기 능동 소자가 제공된 결과물의 전면을 덮는 하부 층간절연막;상기 하부 층간절연막 상에 제공되며, 신호선을 포함하는 수동 소자; 상기 수동 소자가 제공된 결과물의 전면을 덮는 상부 층간절연막;상기 상부 층간절연막 상에 제공된 배선 구조체; 및상기 상부 및 하부 층간절연막들을 관통하여, 상기 배선 구조체를 상기 수동 소자 또는 상기 능동 소자에 연결하는 플러그를 더 포함하되,상기 상부 층간절연막은 상기 하부 층간절연막보다 높은 유전 상수를 갖는 물질로 형성되고,상기 배선 구조체의 일부는 접지 전극을 포함하고,상기 신호선은 상기 상부 층간절연막을 사이에 두고 상기 접지 전극과 전기적 연결 없이 이격되며,상기 신호선과 상기 접지 전극은 마이크로 스트립을 구성하는 반도체 칩
|
| 2 |
2
청구항 1에 있어서, 상기 상부 층간절연막은 상기 하부 층간절연막보다 얇은 두께를 갖는 반도체 칩
|
| 3 |
3
청구항 1에 있어서, 상기 기판은 Si, GaAs, InP, SiGe, SiC, 또는 GaN 중의 적어도 하나를 포함하는 반도체 칩
|
| 4 |
4
청구항 1에 있어서, 상기 수동 소자는 고주파 회로의 일부로 사용되도록 구성되는 반도체 칩
|
| 5 |
5
삭제
|
| 6 |
6
삭제
|
| 7 |
7
청구항 1에 있어서, 상기 능동 소자에 접속하는 플러그들을 더 포함하되, 상기 플러그들은 상기 기판의 상부면 쪽에 제공되고, 상기 기판은 그것을 관통하는 홀들이 제공되지 않은 평판 구조인 반도체 칩
|
| 8 |
8
청구항 1에 있어서, 상기 기판은 상기 하부 및 상부 층간절연막들의 두께 합보다 작은 두께를 갖는 반도체 칩
|
| 9 |
9
청구항 1에 있어서, 상기 상부 층간절연막은 실리콘 질화물(silicon nitride), 알루미늄 산화물(aluminum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 스트론튬 티타네이트(strontium titanate), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 하프늄 실리케이트(hafnium silicate), 란탄 산화물 (lanthanum oxide), 이트륨 산화물(Yttrium Oxide), 또는 비정질 란탄 알루미네이트(amorphous lanthanum aluminate) 중의 적어도 하나를 포함하는 반도체 칩
|
| 10 |
10
기판 상에 능동 소자를 집적하는 단계;상기 능동 소자가 집적된 상기 기판 상에 하부 층간절연막을 형성하는 단계;상기 하부 층간절연막 상에 수동 소자를 형성하는 단계;상부 층간절연막을 형성하여 상기 수동 소자가 형성된 상기 하부 층간절연막의 전면을 덮는 단계;상기 상부 및 하부 층간절연막들을 관통하여, 상기 수동 소자 또는 상기 능동 소자에 연결되는 콘택 플러그를 형성하는 단계; 및상기 상부 층간절연막 상에 금속막을 형성하는 단계를 포함하되,상기 수동 소자를 형성하는 단계는 고주파 회로 또는 그 일부를 구성하는 금속 패턴을 형성하는 단계를 포함하고,상기 금속막은 접지 전극을 포함하며,상기 상부 층간절연막은 상기 하부 층간절연막보다 높은 유전 상수를 갖는 물질로 형성되고,상기 금속 패턴은 상기 상부 층간절연막을 사이에 두고 상기 접지 전극과 전기적 연결 없이 이격되며,상기 금속 패턴과 상기 접지 전극은 마이크로 스트립을 구성하는 반도체 칩의 제조 방법
|
| 11 |
11
청구항 10에 있어서, 상기 기판은 실리콘 카바이드로 형성되고, 상기 능동 소자를 집적하는 단계는 상기 기판 상에 에피 성장된 버퍼층 및 채널층을 형성하는 단계; 및상기 채널층 상에 소오스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 포함하는 반도체 칩의 제조 방법
|
| 12 |
12
삭제
|
| 13 |
13
삭제
|
| 14 |
14
삭제
|
| 15 |
15
청구항 10에 있어서, 상기 상부 층간절연막은 실리콘 질화물(silicon nitride), 알루미늄 산화물(aluminum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 스트론튬 티타네이트(strontium titanate), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 하프늄 실리케이트(hafnium silicate), 란탄 산화물 (lanthanum oxide), 이트륨 산화물(Yttrium Oxide), 또는 비정질 란탄 알루미네이트(amorphous lanthanum aluminate) 중의 적어도 하나를 포함하는 반도체 칩의 제조 방법
|
| 16 |
16
청구항 10에 있어서, 상기 상부 층간절연막은 상기 하부 층간절연막보다 얇은 두께로 형성되는 반도체 칩의 제조 방법
|
| 17 |
17
삭제
|
| 18 |
18
청구항 10에 있어서, 상기 기판의 두께를 줄이는 씨닝 공정을 더 포함하되, 상기 씨닝 공정은 상기 기판이 상기 하부 및 상부 층간절연막들의 두께 합보다 작은 두께를 갖도록 실시되는 반도체 칩의 제조 방법
|
| 19 |
19
청구항 18에 있어서, 상기 씨닝 공정 이후, 상기 기판의 씨닝된 하부면을 덮는 하부 금속막을 형성하는 단계를 더 포함하는 반도체 칩의 제조 방법
|
| 20 |
20
청구항 10에 있어서, 상기 능동 소자를 집적하는 단계와 그 이후의 단계들은 서로 다른 제조 시설들을 이용하여 독립적으로 실시되는 반도체 칩의 제조 방법
|
