| 1 |
1
MEMS 소자가 형성된 제 1 웨이퍼;
상기 제 1 웨이퍼 상에 위치하며, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼; 및
상기 제 1 및 제 2 웨이퍼 사이에 위치하고, 다수개의 비아가 배열되어 있으며, 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위하여, 하부 및 상부의 일 영역에 금속배선이 형성되고, 적어도 일 측면에는 PCB 기판과의 전기적 연결을 위한 전극 패드가 형성된 인터포즈 웨이퍼
를 포함하는 적층 반도체 패키지
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| 2 |
2
제 1항에 있어서, 상기 인터포즈 웨이퍼는,
상기 인터포즈 웨이퍼 내에 간격을 두고 서로 대향하여 배치된 제 1 및 제 2 비아;
상기 제 1 비아를 통하여 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위하여 상기 인터포즈 웨이퍼의 하부 및 상부에 각각 형성된 제 1 및 제 3 금속 배선; 및
상기 제 2 비아를 통하여 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위하여 상기 인터포즈 웨이퍼의 하부 및 상부에 각각 형성된 제 2 및 제 4 금속 배선
을 포함하는 적층 반도체 패키지
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| 3 |
3
제 2항에 있어서, 상기 인터포즈 웨이퍼는,
상기 제 1 내지 제 4 금속 배선의 외곽에 각각 형성된 제 1 내지 제 4 솔더 패드
를 더 포함하는 적층 반도체 패키지
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| 4 |
4
제 3항에 있어서,
상기 제 1 웨이퍼는, 상기 제 1 및 제 2 솔더 패드에 대응되는 위치에 각각 형성된 제 5 및 제 6 솔더 패드를 더 포함하고,
상기 제 2 웨이퍼는, 상기 제 3 및 제 4 솔더 패드에 대응되는 위치에 각각 형성된 제 7 및 제 8 솔더 패드를 더 포함하는
적층 반도체 패키지
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5
제 4항에 있어서, 상기 제 1 내지 제 8 솔더 패드는,
Sn, Sn/Bi, Sn/In, Sn/Ag/Cu 및 Au/Sn 중 어느 하나로 이루어진
적층 반도체 패키지
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| 6 |
6
제 2항에 있어서,
상기 전극 패드가 상기 인터포즈 웨이퍼의 일측에 형성되는 경우,
상기 제 3 및 제 4 금속 배선을 전기적으로 연결하는 연결 금속 배선을 더 포함하는
적층 반도체 패키지
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| 7 |
7
제 1항에 있어서,
상기 제 1 웨이퍼는, 상기 MEMS 소자 주위에 형성되는 제 1 실링 패드를 더 포함하고,
상기 인터포즈 웨이퍼는, 상기 제 1 실링 패드와 대응되는 위치에 형성된 제 2 실링 패드를 더 포함하는
적층 반도체 패키지
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8
제 7항에 있어서, 상기 제 1 및 제 2 실링 패드는,
Sn, Sn/Bi, Sn/In, Sn/Ag/Cu 및 Au/Sn 중 어느 하나로 이루어진
적층 반도체 패키지
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| 9 |
9
제 1항에 있어서,
상기 전극 패드는 Sn, Cu, Sn/Bi, Sn/In, Au/Sn 및 Sn/Ag/Cu 중 어느 하나로 이루어진
적층 반도체 패키지
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| 10 |
10
제 2항에 있어서,
상기 제 1 및 제 2 비아는 Cu, Sn 및 Cu/Sn 중 어느 하나로 채워진
적층 반도체 패키지
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11
(a) MEMS 소자가 형성된 제 1 웨이퍼를 제공하는 단계;
(b) ASIC 소자 또는 ROIC 소자가 형성된 제 2 웨이퍼를 제공하는 단계;
(c) 다수 개의 비아가 배열되어 있으며, 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위한 금속 배선이 형성된 인터포즈 웨이퍼를 제공하는 단계;
(d) 상기 제 1 웨이퍼, 상기 인터포즈 웨이퍼 및 상기 제 2 웨이퍼를 차례로 적층하여 본딩하는 단계; 및
(e) 하나의 상기 MEMS 소자와 하나의 상기 ASIC 또는 ROIC 소자를 포함하도록 적층된 구조물을 절단하되, 상기 절단 시에 적어도 하나의 상기 비아의 중심 축을 따라 절단함으로써 상기 인터포즈 웨이퍼의 적어도 일 측면에 금속 패드가 배열된 PCB 기판과의 전기적 연결을 위한 전극 패드를 생성하는 단계를 포함하되,
상기 전극 패드와 상기 금속 패드를 솔더를 이용하여 본딩하는 단계를 포함하는 적층 반도체 패키지 제조 방법
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12
제 11항에 있어서,
상기 인터포즈 웨이퍼의 양 측면에 상기 전극 패드를 형성하는 경우,
사각형 홈이 형성되어 있으며, 상기 홈의 모서리 상단에 금속 패드가 형성된 PCB 기판을 제공하는 단계;
상기 절단된 구조물을 상기 사각형 홈 내부에 위치시키는 단계; 및
상기 인터포즈 웨이퍼와 상기 PCB 기판과의 전기적 연결을 위하여 상기 인터포즈 웨이퍼의 양 측면에 형성된 전극 패드와 상기 홈의 모서리를 솔더를 이용하여 본딩하는 단계
를 더 포함하는 적층 반도체 패키지 제조 방법
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13
제 11항에 있어서,
상기 인터포즈 웨이퍼의 양 측면에 전극 패드를 형성하는 경우, 상기 제 2 웨이퍼의 폭이 상기 절단된 구조물의 폭보다 좁아서 상기 인터포즈 웨이퍼의 상단에 형성된 금속 배선이 노출되어 있다면,
사각형 홈이 형성되어 있으며, 상기 홈의 모서리 상단에 금속 패드가 형성된 PCB 기판을 제공하는 단계;
상기 절단된 구조물을 상기 사각형 홈 내부에 위치시키는 단계; 및
상기 인터포즈 웨이퍼와 상기 PCB 기판과의 전기적 연결을 위하여 상기 노출된 금속 배선과 상기 PCB 기판을 와이어 본딩하는 단계
를 더 포함하는 적층 반도체 패키지 제조 방법
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14
제 11항에 있어서,
상기 인터포즈 웨이퍼의 양 측면에 전극 패드를 형성하는 경우, 상기 제 2 웨이퍼의 폭이 상기 절단된 구조물의 폭보다 좁아서 상기 인터포즈 웨이퍼의 상단에 형성된 금속 배선이 노출되어 있다면,
금속 패드가 배열된 PCB 기판을 제공하는 단계; 및
상기 금속 패드와 상기 금속 배선을 와이어 본딩하는 단계
를 더 포함하는 적층 반도체 패키지 제조 방법
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제 11항에 있어서,
상기 인터포즈 웨이퍼의 일 측면에 상기 전극 패드를 형성하는 경우,
일 측이 낮게 형성되어 있으며, 높이의 경계선에 형성된 모서리에 금속 패드가 형성된 PCB 기판을 제공하는 단계;
상기 절단된 구조물을 상기 PCB 기판의 낮은 면에 위치시키는 단계; 및
상기 인터포즈 웨이퍼와 상기 PCB 기판과의 전기적 연결을 위하여 상기 인터포즈 웨이퍼의 일 측면에 형성된 전극 패드와 상기 금속 패드를 솔더를 이용하여 본딩하는 단계
를 더 포함하는 적층 반도체 패키지 제조 방법
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