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네트워크 기능을 가지는 복수의 메모리 디바이스;상기 메모리 디바이스 간에 상호 접속되어 형성되는 메모리 네트워크; 및상기 메모리 네트워크를 경유하여 연결 가능한 복수의 프로세서를 포함하며,상기 프로세서는 각각 상기 메모리 네트워크를 구성하는 적어도 둘 이상의 메모리 디바이스에 접속되어 분산형 네트워크를 구성하고,상기 프로세서는, 트래픽 패턴에 대하여, 상기 메모리 디바이스 중 어느 하나로의 미니멀 패쓰(minimal path)가 혼잡할 때 상기 분산형 네트워크를 통해 접속된 다른 메모리 디바이스로 논-미니멀 패쓰(non-minimal path)를 통해 라우팅 하는 적응적 라우팅(adaptive routing)을 수행하는 메모리 중심 시스템 인터커넥트 구조
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제1항에 있어서, 상기 분산형 네트워크는,dMESH(distributed-based MESH) 네트워크로 구성되는 메모리 중심 시스템 인터커넥트 구조
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제1항에 있어서, 상기 분산형 네트워크는,dFBFLY(distributed-based Flattened Butterfly) 네트워크로 구성되는 메모리 중심 시스템 인터커넥트 구조
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제1항에 있어서, 상기 분산형 네트워크는,dDFLY(distributed-based Dragonfly) 네트워크로 구성되는 메모리 중심 시스템 인터커넥트 구조
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제1항에 있어서,상기 복수의 프로세서 간에 상호 접속되는 프로세서 네트워크를 더 포함하며,상기 메모리 네트워크와 상기 프로세서 네트워크가 혼재하여 하이브리드 네트워크를 구성하는 메모리 중심 시스템 인터커넥트 구조
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제1항에 있어서, 상기 메모리 디바이스는,상기 복수의 프로세서 중 적어도 어느 하나 또는 상기 메모리 네트워크를 통해 연결되는 다른 메모리 디바이스에 대하여 라우터로서 동작하는 메모리 중심 시스템 인터커넥트 구조
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제1항에 있어서, 상기 메모리 네트워크는,상기 복수의 프로세서에 대하여 인트라 네트워크를 구성하는 인트라-메모리 네트워크인 메모리 중심 시스템 인터커넥트 구조
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제1항에 있어서, 상기 메모리 디바이스는,로직 다이 위에 복수의 메모리 다이가 적층되는 구조를 갖는 메모리 중심 시스템 인터커넥트 구조
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제8항에 있어서, 상기 메모리 다이는,DRAM으로 구성되는 메모리 중심 시스템 인터커넥트 구조
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제1항 내지 제9항 중 어느 한 항에 있어서, 상기 메모리 디바이스는,트래픽 패턴에 대하여, 상기 메모리 디바이스 중 어느 하나로의 미니멀 패쓰(minimal path)가 혼잡할 때 상호 접속된 다른 메모리 디바이스로의 논-미니멀 패쓰(non-minimal path)를 통해 라우팅 하는 적응적 라우팅(adaptive routing)을 수행하는 메모리 중심 시스템 인터커넥트 구조
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제1항 내지 제9항 중 어느 한 항에 있어서, 상기 메모리 디바이스는,적어도 하나의 메모리 컨트롤러; 및패킷의 입력 측과 출력 측에 각각 배치되는 I/O 포트를 포함하는 메모리 중심 시스템 인터커넥트 구조
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제12항에 있어서, 상기 메모리 디바이스는,입력 측의 상기 I/O 포트와 출력 측의 상기 I/O 포트 사이에서 패킷을 바이패스 하는 패스 스루 패쓰(pass-thru path)와, 패킷을 다른 메모리 디바이스 또는 상기 프로세서로 라우팅하기 위한 폴 스루 패쓰(fall-thru path)를 별도로 구비하는 메모리 중심 시스템 인터커넥트 구조
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제13항에 있어서,상기 복수의 프로세서 중의 소스 프로세서로부터 목적지 프로세서까지의 패스 스루 패쓰는 적어도 하나의 미리 지정된 상기 메모리 디바이스를 경유하여 형성되는 메모리 중심 시스템 인터커넥트 구조
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제14항에 있어서,상기 소스 프로세서는 상기 목적지 프로세서 각각에 대하여 독립된 패스 스루 패쓰를 갖는 메모리 중심 시스템 인터커넥트 구조
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제13항에 있어서,상기 폴 스루 패쓰 상에는 입력되는 패킷을 역직렬화 하는 역직렬화부, 라우터 코어, 및 패킷을 원래대로 직렬화 하여 출력하는 직렬화부가 순차로 배치되는 메모리 중심 시스템 인터커넥트 구조
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제16항에 있어서,상기 I/O 포트의 출력 측에는 상기 패스 스루 패쓰로 바이패스 되는 패킷과 상기 폴 스루 패쓰를 지나 출력되는 패킷을 선택하는 제1 먹스(Mux)가 구비되는 메모리 중심 시스템 인터커넥트 구조
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제17항에 있어서,상기 제1 먹스(Mux)의 출력 측에는 상기 제1 먹스(Mux)의 출력을 직렬화 하여 시그널 레이트(signal rate)를 증배하는 제2 먹스(Mux)가 구비되는 메모리 중심 시스템 인터커넥트 구조
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제17항에 있어서,상기 패스 스루 패쓰로 라우팅 되는 패스 스루 패킷은 상기 제1 먹스의 셋업 시간을 위한 룩어헤드 플릿(lookahead flit)과 페이로드 플릿(payload flit)을 포함하는 메모리 중심 시스템 인터커넥트 구조
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제19항에 있어서,상기 라우터 코어는 상기 룩어헤드 플릿을 수신한 후,(a) 페이로드 패킷의 가상 채널 버퍼가 비어 있고,(b) 다운스트림 방향의 상기 메모리 디바이스에서 상기 가상 채널 버퍼가 충분히 확보되어 있고,(c) 상기 가상 채널 버퍼를 이용한 이전 패킷이 완전히 출력되었는지를 확인하여 해당 패킷을 상기 패스 스루 패쓰로 라우팅 하는 메모리 중심 시스템 인터커넥트 구조
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