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가속기의 동작 방법에 있어서,메인 프로세서로부터 하나 이상의 워크로드들을 할당 받는 단계;상기 하나 이상의 워크로드들에 따른 연산들 중 하나 이상을 상기 가속기의 내부 메모리 또는 상기 내부 메모리에 입력되거나 상기 내부 메모리에서 출력되는 데이터를 제어하는 DMA(Direct Memory Access)에서 수행하는 단계; 및상기 하나 이상의 연산의 수행 결과를 제공하는 단계를 포함하는가속기의 동작 방법
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제1항에 있어서,상기 연산들 중 하나 이상을 수행하는 단계는상기 연산들 중 하나 이상의 감산 연산(reduction operation)을 수행하는,가속기의 동작 방법
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제2항에 있어서,상기 감산 연산은연산을 위해 필요한 데이터량보다 연산 결과의 데이터량이 적은 연산인,가속기의 동작 방법
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제2항에 있어서,상기 감산 연산은내적, MAX 함수, MIN 함수, AVG 함수, 덧셈, 곱셈, 집계 중 어느 하나의 연산인,가속기의 동작 방법
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제1항에 있어서,상기 연산들 중 하나 이상을 수행하는 단계는상기 내부 메모리에 배치된 연산기에서, 상기 내부 메모리에 저장된 데이터에 상기 하나 이상의 연산을 수행하는,가속기의 동작 방법
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제1항에 있어서,상기 연산들 중 하나 이상을 수행하는 단계는상기 DMA에 배치된 연산기에서, 상기 DMA에 의해 상기 내부 메모리로부터 읽힌 데이터에 상기 하나 이상의 연산을 수행하는,가속기의 동작 방법
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제1항에 있어서,상기 수행 결과를 제공하는 단계는상기 하나 이상의 연산의 수행 결과를 상기 가속기에 포함되어 상기 하나 이상의 워크로드들을 수행하는 복수의 프로세싱 유닛들 중 적어도 하나 또는 상기 내부 메모리로 제공하는,가속기의 동작 방법
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제1항에 있어서,상기 내부 메모리는상기 하나 이상의 워크로드들을 수행하는 복수의 프로세싱 유닛들 중 어느 하나의 프로세싱 유닛이 액세스 가능한 레벨0 메모리;상기 복수의 프로세싱 유닛들 중 일부가 액세스 가능한 레벨1 메모리; 및상기 복수의 프로세싱 유닛들이 액세스 가능한 레벨2 메모리중 어느 하나 또는 이들의 조합을 포함하는,가속기의 동작 방법
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제1항에 있어서,상기 연산들 중 하나 이상을 수행하는 단계는상기 내부 메모리 및/또는 상기 DMA에 오프-로딩된 확장(extension)을 통해 상기 연산들 중 하나 이상을 수행하는,가속기의 동작 방법
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제1항에 있어서,상기 가속기는워크로드에 따른 뉴럴 네트워크를 이용하여 인식하고자 하는 데이터가 입력된 사용자 단말 또는 상기 사용자 단말로부터 상기 인식하고자 하는 데이터를 수신하는 서버에 포함되는,가속기의 동작 방법
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제1항 내지 제10항 중에서 어느 하나의 항의 방법을 실행시키기 위한 프로그램이 기록된 컴퓨터 판독 가능한 저장 매체
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가속기에 있어서,메인 프로세서로부터 할당된 하나 이상의 워크로드들을 수행하는 복수의 프로세싱 유닛들; 및복수의 프로세싱 유닛들 중 적어도 하나가 액세스 가능한 멀티레벨 메모리를 포함하고,상기 하나 이상의 워크로드들에 따른 연산들 중 하나 이상은 상기 가속기의 내부 메모리 또는 상기 내부 메모리에 입력되거나 상기 내부 메모리에서 출력되는 데이터를 제어하는 DMA에서 수행되는,가속기
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제12항에 있어서,상기 수행되는 하나 이상의 연산들은 연산을 위해 필요한 데이터량보다 연산 결과의 데이터량이 적은 연산인,가속기
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제12항에 있어서,상기 연산들 중 하나 이상은상기 내부 메모리에 배치된 연산기에서 상기 내부 메모리에 저장된 데이터에 대해 수행되는,가속기
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제12항에 있어서,상기 연산들 중 하나 이상은상기 DMA에 배치된 연산기에서 상기 DMA에 의해 상기 내부 메모리로부터 읽힌 데이터에 대해 수행되는,가속기
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제12항에 있어서,상기 하나 이상의 연산의 수행 결과는상기 가속기에 포함되어 상기 하나 이상의 워크로드들을 수행하는 복수의 프로세싱 유닛들 중 적어도 하나 또는 상기 내부 메모리로 제공되는,가속기
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제12항에 있어서,상기 내부 메모리는상기 복수의 프로세싱 유닛들 중 어느 하나의 프로세싱 유닛이 액세스 가능한 레벨0 메모리;상기 복수의 프로세싱 유닛들 중 일부가 액세스 가능한 레벨1 메모리; 및상기 복수의 프로세싱 유닛들이 액세스 가능한 레벨2 메모리중 어느 하나 또는 이들의 조합을 포함하는,가속기
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하나 이상의 워크로드를 수행하는 복수의 프로세싱 유닛들 및 액세스 비용이 상이한 멀티레벨 메모리를 포함하는 가속기; 및상기 가속기로 상기 하나 이상의 워크로드를 할당하는 메인 프로세서를 포함하고,상기 가속기는상기 하나 이상의 워크로드들에 따른 연산들 중 하나 이상을 상기 가속기의 내부 메모리 또는 상기 내부 메모리에 입력되거나 상기 내부 메모리에서 출력되는 데이터를 제어하는 DMA에서 수행하는,가속기 시스템
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