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실리콘 기판;상기 실리콘 기판 상에 실리콘과 5% 이내의 격자 상수 차이를 갖고, 상기 실리콘보다 0
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제 1 항에 있어서,상기 소스 영역의 일부, 상기 채널 영역 및 상기 드레인 영역은 상기 실리콘 기판 상에서 기둥형상으로 돌출되고,상기 게이트 절연막은 상기 기둥형상을 감싸며 형성되고,상기 게이트 전극은 상기 게이트 절연막 상에서 상기 기둥형상의 일측, 양측 또는 전 측면을 감싸며 형성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터
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제 1 항에 있어서,상기 소스 영역의 일부, 상기 채널 영역 및 상기 드레인 영역은 상기 실리콘 기판 상에서 메사(mesa) 구조로 돌출되고,상기 게이트 절연막은 상기 메사 구조 상에 형성되고,상기 게이트 전극은 상기 게이트 절연막 상에서 상기 메사 구조의 측벽에 형성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터
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실리콘 기판;상기 실리콘 기판 상에 실리콘과 5% 이내의 격자 상수 차이를 갖고, 상기 실리콘보다 0
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제 4 항에 있어서,상기 소스 영역은 상기 실리콘 기판 상에서 메사(mesa) 구조로 돌출되고,상기 채널 영역은 상기 실리콘 기판 상에서 상기 메사 구조의 하부 측벽에 형성되고,상기 드레인 영역은 상기 채널 영역 상에 형성되고,상기 게이트 전극은 상기 소스 영역 및 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 상부 측벽에 형성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터
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제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 실리콘 기판과 상기 소스 영역 사이에는 실리콘게르마늄(SiGe)으로 구성된 완충층이 더 형성되고,상기 제 1 반도체 물질은 게르마늄(Ge)이고,상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)인 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터
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제 6 항에 있어서,상기 채널 영역은 상기 제 2 반도체 물질에 알루미늄을 추가한 알루미늄 갈륨비소(AlxGa1-xAs)로 형성되고,상기 알루미늄의 함량(x)는 0003c#x≤0
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소정의 기판 상에 제 1 도전형을 갖는 제 1 반도체 물질로 적어도 일측에 수직면과 수평면을 갖도록 단차지게 형성된 공통 소스 영역;상기 공통 소스 영역의 수직면과 수평면 상에 'ㄴ' 형상으로 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 공통 채널 영역; 상기 공통 채널 영역 상에 상기 공통 소스 영역의 수직면과 수평면으로부터 각각 일정거리 이격되고, 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 공통 드레인 영역; 상기 공통 소스 영역의 수직면 상부와 상기 공통 채널 영역 상에 제 1 게이트 절연막을 사이에 두고 형성된 제 1 게이트 전극; 및상기 공통 드레인 영역 및 상기 공통 채널 영역의 측벽과 상기 공통 소스 영역의 수평면 일측 상에 제 2 게이트 절연막을 사이에 두고 형성된 제 2 게이트 전극을 포함하여 수평 및 수직 채널을 갖는 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터
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제 9 항에 있어서,상기 기판은 실리콘 기판이고,상기 기판과 상기 공통 소스 영역 사이에는 실리콘게르마늄(SiGe)으로 구성된 완충층이 더 형성되고,상기 제 1 반도체 물질은 게르마늄(Ge)이고,상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)인 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터
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제 10 항에 있어서,상기 공통 채널 영역은 상기 제 2 반도체 물질에 알루미늄을 추가한 알루미늄 갈륨비소(AlxGa1-xAs)로 형성되고,상기 알루미늄의 함량(x)는 0003c#x≤0
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실리콘 기판에 제 1 도전형을 갖는 불순물로 인시츄 도핑(in situ doping)하며 상기 실리콘 기판보다 0
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제 13 항에 있어서,상기 제 4 단계의 상기 제 3 반도체층, 상기 제 2 반도체층 및 상기 제 1 반도체층의 식각은 상기 제 1 반도체층이 일부 식각된 상태에서 기둥형상으로 돌출되어 위로부터 드레인 영역, 채널 영역 및 소스 영역이 형성되도록 하고,상기 제 6 단계의 상기 게이트 물질의 식각은 상기 게이트 절연막을 사이에 두고 상기 기둥형상의 일측, 양측 또는 전 측면을 감싸며 상기 게이트 전극이 형성되도록 한 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법
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제 13 항에 있어서,상기 제 4 단계의 상기 제 3 반도체층, 상기 제 2 반도체층 및 상기 제 1 반도체층의 식각은 상기 제 1 반도체층이 일부 식각된 상태에서 일측에 측벽을 갖는 메사(mesa) 구조로 돌출되어 위로부터 드레인 영역, 채널 영역 및 소스 영역이 형성되도록 하고,상기 제 6 단계의 상기 게이트 물질의 식각은 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 측벽에 상기 게이트 전극이 형성되도록 한 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법
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실리콘 기판 상에 상기 실리콘 기판보다 5배 이상 전자 이동도가 큰 제 2 반도체층을 에피 성장시켜 채널 영역을 형성하는 제 1 단계;상기 제 2 반도체층 상에 제 1 마스크를 형성하고, 상기 제 1 마스크를 이용하여 상기 제 2 반도체층의 일측을 식각하고, 제 1 도전형을 갖는 불순물로 인시츄 도핑하며 상기 실리콘 기판보다 0
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실리콘 기판 상에 제 1 도전형을 갖는 불순물로 인시츄 도핑하며 상기 실리콘 기판보다 0
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제 17 항에 있어서,상기 제 2 단계의 상기 제 3 반도체층 및 상기 제 2 반도체층의 비등방 식각은 상기 채널 영역이 상기 메사 구조의 하부 측벽에 형성되고, 상기 드레인 영역이 상기 채널 영역 상에 형성되도록 하고,상기 제 4 단계의 상기 게이트 물질의 식각은 비등방성으로 하여 상기 게이트 전극이 상기 소스 영역 및 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 상부 측벽에 형성되도록 한 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법
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제 17 항에 있어서,상기 제 1 단계의 상기 제 1 반도체층의 식각은 적어도 일측에 수직면과 수평면을 갖도록 단차지게 하여 상기 소스 영역을 형성하고,상기 제 2 단계의 상기 제 3 반도체층 및 상기 제 2 반도체층의 비등방 식각은 상기 소스 영역의 수직면과 수평면 상에 'ㄴ' 형상으로 상기 채널 영역이, 상기 채널 영역 상에 상기 소스 영역의 수직면과 수평면으로부터 각각 일정거리 이격되도록 상기 드레인 영역이 형성되도록 하고,상기 제 4 단계의 상기 게이트 물질의 식각은 비등방성으로 하여 상기 소스 영역의 수직면 상부와 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 제 1 게이트 전극이 형성되도록 하고, 상기 드레인 영역 및 상기 채널 영역의 측벽과 상기 소스 영역의 수평면 일측 상에 상기 게이트 절연막을 사이에 두고 제 2 게이트 전극이 형성되도록 한 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법
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제 13 항 내지 제 19 항 중 어느 한 항에 있어서,상기 제 1 단계 이전에 상기 실리콘 기판 상에 완충층으로 실리콘게르마늄(SiGe)을 에피 성장시키는 단계를 더 포함하고,상기 제 1 반도체층은 게르마늄(Ge)으로 에피 성장시킨 것이고,상기 제 2 반도체층 및 상기 제 3 반도체층은 갈륨비소(GaAs)로 에피 성장시킨 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법
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제 20 항에 있어서,상기 제 2 반도체층은 상기 갈륨비소(GaAs)로 에피 성장시킬 때 알루미늄을 추가하여 알루미늄 갈륨비소(AlxGa1-xAs)로 형성되고,상기 알루미늄의 함량(x)는 0003c#x≤0
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