| 1 |
1
반도체 바디의 상부에 형성된 n개의 제어 전극들과, 반도체 바디와 제어 전극의 사이에 형성된 게이트 절연막 스택, 상기 반도체 바디의 양단에 각각 형성된 제1 반도체 영역과 제2 반도체 영역을 구비하는 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서, 셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인(BL)에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서, (r1) 선택된 워드라인이 WL[k] (0 003c# k 003c# n-1)일 때, WL[k]에는 읽기 전압(Vverify)보다 크기가 작은 전압을 인가한 후 읽기 전압(Vverify)을 인가하고, WL[n-1]에서부터 WL[k+1]까지 패스 전압을 인가하고, WL[k]보다 하부에 있는 셀들중 WL[k]에 인접한 적어도 하나 이상의 워드 라인에도 패스 전압을 인가하고, 나머지 워드 라인에는 상기 패스 전압과 반대 극성의 전압을 인가하는 단계; 를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
|
| 2 |
2
제1항에 있어서, 상기 셀 스트링은 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 더 구비하고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서, 상기 (r1) 단계에서, 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 끊어진 상태에서 연결되도록 SL[1]에 제3 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 연결된 상태를 유지하도록 제4 전압을 인가하는 것을 특징으로 하는 셀 스트링에서 읽기 방법
|
| 3 |
3
제1항 및 제2항 중 어느 한 항에 있어서, 상기 (r1) 단계에서, 상기 CSL과 선택되지 않은 비트라인에 제2 전압을 인가하고 선택된 비트라인에 제2 전압보다 작은 제1 전압을 인가하여, 읽기 동작에서 선택된 스트링에는 전류가 흐를 수 있도록 하고 선택되지 않은 비트라인에는 제2 전압을 인가하여 전류가 흐르지 않도록 하는 것을 특징으로 하는 셀 스트링에서 읽기 방법
|
| 4 |
4
제1항에 있어서, 상기 (r1)단계 이전에, (r0) 선택된 워드라인이 WL[k] (0 003c# k 003c# n-1)일 때, WL[n-1]에서 WL[k]까지 패스 전압을 인가하고, WL[k]보다 하부에 있는 셀 들중 WL[k]에 인접한 적어도 하나 이상의 워드라인에도 패스 전압을 인가하고, 나머지 WL들에 패스 전압과 반대 극성의 전압을 인가하고, 선택된 비트라인, 선택되지 않은 비트라인, 그리고 CSL에는 제1 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 셀 스트링에서 읽기 방법
|
| 5 |
5
제4항에 있어서, 상기 셀 스트링은 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 더 구비하고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서, 상기 (r0) 단계에서, SL[1]에는 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 연결되도록 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 연결되도록 전압을 인가하는 것을 특징으로 하는 셀 스트링에서 읽기 방법
|
| 6 |
6
제1항에 있어서, 상기 셀 스트링은 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 더 구비하고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서, 상기 (r1) 단계에서, 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 연결된 상태를 유지하도록 SL[1]에 제3 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 끊어진 상태에서 연결되도록 제4 전압을 인가하는 것을 특징으로 하는 셀 스트링에서 읽기 방법
|
| 7 |
7
제1항 및 제2항 중 어느 한 항에 있어서, (r1) 단계에서 All BL 센싱을 수행할 경우, 상기 CSL에 제2 전압을 인가하고, 선택된 페이지(page)의 모든 비트라인에 상기 CSL에 인가된 제2 전압보다 크기가 작은 전압을 인가하여, 선택된 page의 모든 셀 스트링에 전류가 흐를 수 있도록 하는 것을 특징으로 하는 셀 스트링에서 읽기 방법
|
| 8 |
8
제1항 및 제2항 중 어느 한 항에 있어서, 셀 스트링에 있는 n 개의 워드 라인(WL[0] ~ WL[n-1])의 양 끝단 중 적어도 어느 하나에 dummy 셀이 추가되도록 하고, 상기 (r1) 단계에서, 선택된 워드라인의 상부에 dummy 셀이 있는 경우 해당 dummy 셀에 패스 전압을 인가하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
|
| 9 |
9
제1항 및 제2항 중 어느 한 항에 있어서, 셀 스트링에 있는 n 개의 워드 라인(WL[0] ~ WL[n-1])의 양 끝단 중 적어도 어느 하나에 dummy 셀이 추가되도록 하고, 상기 (r1) 단계에서, 선택된 워드라인의 하부에 dummy 셀이 있는 경우, 상기 선택된 워드라인이 최하위 워드라인이면 해당 dummy 셀에 패스 전압을 인가하고, 상기 선택된 워드라인이 최하위 워드라인이 아니면 해당 dummy 셀에 패스 전압과 반대 극성의 전압을 인가하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
|
| 10 |
10
제1항에 있어서, 상기 (r1) 단계에서 패스 전압을 인가하는 워드 라인들에 있어서, WL[n-1]에서부터 WL[k+1]까지의 워드라인에 인가되는 패스 전압과 WL[k]보다 하부에 있는 적어도 하나 이상의 워드 라인에 인가되는 패스 전압은 극성은 동일하나 그 크기는 서로 다른 것을 특징으로 하는 셀 스트링에서의 읽기 방법
|
| 11 |
11
반도체 바디의 상부에 형성된 n개의 제어 전극들과, 반도체 바디와 제어 전극의 사이에 형성된 게이트 절연막 스택, 상기 반도체 바디의 양단에 각각 형성된 제1 반도체 영역과 제2 반도체 영역, 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 구비하는 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서, 상기 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인(BL)에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결되고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서, 상기 스트링에서 선택된 워드 라인(WL[k])을 제외한 모든 워드 라인에 같은 극성의 패스 전압을 인가하고, SL[1] 및 SL[2] 중 어느 하나를 turn-on시키고, 선택된 워드 라인에는 읽기 전압(Vverify)보다 낮은 크기의 제1 전압을 인가하고, 모든 비트 라인 및 CSL에 제2 전압을 인가하는 단계;CSL 및 선택되지 않은 비트 라인에 제3 전압을 인가하고, 선택된 워드 라인에 읽기 전압 (Vverify)을 인가하고, SL[1]과 SL[2]를 모두 turn-on시켜 읽기 동작을 수행하는 단계;를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
|
