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반도체 메모리 장치 및 이의 동작 방법

  • 기술번호 : KST2015135631
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 메모리 장치는 비트라인들과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 블록, 및 메모리 스트링들 중 선택된 메모리 스트링들에 포함된 메모리 셀들의 리드 동작을 수행하고, 리드 동작 시 비선택된 메모리 스트링의 채널 포텐셜을 증가시키도록 구성된 주변 회로를 포함한다.
Int. CL G11C 16/06 (2006.01.01) G11C 16/24 (2006.01.01) G11C 16/26 (2006.01.01) G11C 7/10 (2015.01.01)
CPC
출원번호/일자 1020120009076 (2012.01.30)
출원인 에스케이하이닉스 주식회사, 서울대학교산학협력단
등록번호/일자 10-1897826-0000 (2018.09.05)
공개번호/일자 10-2013-0087857 (2013.08.07) 문서열기
공고번호/일자 (20180912) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.01.25)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 서울특별시 서초구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)
2 이용우 대한민국 서울특별시 종로구 종로*길 ** 디타워 D* **층(법무법인세종)

최종권리자

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 서울대학교산학협력단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2012.01.30 수리 (Accepted) 1-1-2012-0075926-06
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2012.04.06 수리 (Accepted) 4-1-2012-5073964-60
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2012.12.24 수리 (Accepted) 4-1-2012-5270171-92
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
5 [복대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Sub-agent] Report on Agent (Representative)
2014.01.17 수리 (Accepted) 1-1-2014-5001987-10
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.04.27 수리 (Accepted) 4-1-2015-5055330-26
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
9 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2017.01.25 수리 (Accepted) 1-1-2017-0091871-31
10 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2017.01.31 수리 (Accepted) 1-1-2017-0101705-51
11 의견제출통지서
Notification of reason for refusal
2018.02.12 발송처리완료 (Completion of Transmission) 9-5-2018-0103480-01
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.03.16 수리 (Accepted) 1-1-2018-0267699-46
13 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.03.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0267718-26
14 등록결정서
Decision to grant
2018.08.29 발송처리완료 (Completion of Transmission) 9-5-2018-0586809-78
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
16 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
17 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
메모리 스트링들의 소스 셀렉트 트랜지스터들과 공통으로 연결되는 공통 소스 라인에 양의 소스 전압을 인가하고, 상기 메모리 스트링들의 드레인 셀렉트 트랜지스터들과 각각 연결된 비트라인들 중 비선택 비트라인들에 프리차지 전압을 인가하는 단계;상기 소스 셀렉트 트랜지스터 및 상기 드레인 셀렉트 트랜지스터 사이에 연결된 메모리 셀들 중 비선택된 메모리 셀들에 리드 패스 전압을 인가하는 단계;상기 메모리 셀들 중 선택된 메모리 셀들에 리드 전압을 인가하는 단계; 및상기 비트라인들 중 선택된 비트라인들의 전압 또는 전류를 센싱하는 단계를 포함하며,상기 패스 전압이 상기 비선택된 메모리 셀들에 인가되고 상기 리드 전압이 상기 선택된 메모리 셀들에 인가되는 동안 상기 양의 소스 전압이 상기 소스 라인에 인가되는 반도체 메모리 장치의 동작 방법
2 2
제 1 항에 있어서, 상기 소스 전압 및 상기 프리차지 전압을 인가할 때, 상기 소스 셀렉트 트랜지스터와 상기 드레인 셀렉트 트랜지스터를 턴온시키기 위한 소스 셀렉트 전압 및 드레인 셀렉트 전압을 인가하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법
3 3
제 1 항에 있어서, 상기 리드 전압을 인가하기 전에 상기 패스 전압이 인가되는 반도체 메모리 장치의 동작 방법
4 4
제 1 항에 있어서, 상기 패스 전압은 상기 소스 전압 또는 상기 프리차지 전압과 동시에 인가되는 반도체 메모리 장치의 동작 방법
5 5
제 1 항에 있어서, 상기 패스 전압을 인가하기 전에 상기 리드 전압이 인가되는 반도체 메모리 장치의 동작 방법
6 6
제 1 항에 있어서, 상기 리드 전압은 상기 소스 전압 또는 상기 프리차지 전압과 동시에 인가되는 반도체 메모리 장치의 동작 방법
7 7
제 1 항에 있어서, 상기 패스 전압이 인가될 때 채널 부스팅 현상이 발생되어, 상기 비선택 비트라인들과 연결되는 메모리 스트링들의 채널 포텐셜이 증가하는 반도체 메모리 장치의 동작 방법
8 8
제 1 항에 있어서, 상기 리드 전압 및 상기 패스 전압이 인가되기 전까지 상기 선택된 비트라인들은 디스차지 상태로 유지되는 반도체 메모리 장치의 동작 방법
9 9
제 1 항에 있어서, 상기 비선택 비트라인들에 프리차지 전압이 인가된 상태에서 상기 리드 전압 또는 상기 리드 패스 전압이 인가되는 반도체 메모리 장치의 동작 방법
10 10
비트라인들과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 블록; 및상기 메모리 스트링들 중 선택된 메모리 스트링들에 포함된 메모리 셀들의 리드 동작을 수행하고, 상기 리드 동작 시 비선택된 메모리 스트링의 채널 포텐셜을 증가시키도록 구성된 주변 회로를 포함하며,상기 주변 회로는 패스 전압이 상기 메모리 셀들 중 비선택된 메모리 셀들에 인가되고 리드 전압이 상기 메모리 셀들 중 선택된 메모리 셀들에 인가되는 동안 상기 비선택된 메모리 스트링의 상기 채널 포텐셜을 상승시키는 반도체 메모리 장치
11 11
제 10 항에 있어서, 상기 리드 동작을 위해 상기 주변 회로는 상기 공통 소스 라인에 소스 전압을 인가하고 상기 비선택된 메모리 스트링들과 연결된 비선택된 비트라인들에 프리차지 전압을 인가하도록 구성된 반도체 메모리 장치
12 12
제 11 항에 있어서, 상기 주변 회로는 상기 프리차지 전압을 인가할 때 상기 선택된 메모리 스트링과 연결된 선택된 비트라인들을 디스차지시키도록 구성된 반도체 메모리 장치
13 13
제 10 항에 있어서, 상기 주변 회로는 상기 비선택 메모리 스트링들과 연결된 비선택 비트라인들에 프리차지 전압을 인가한 상태에서 상기 리드 동작을 위해 상기 비선택된 메모리 셀들에 패스 전압을 인가하고 선택된 메모리 셀들에 상기 리드 전압을 인가하도록 구성된 반도체 메모리 장치
14 14
제 13 항에 있어서, 상기 주변 회로는 상기 선택된 메모리 셀들에 상기 리드 전압을 인가한 후 상기 비선택된 메모리 셀들에 상기 패스 전압을 인가하도록 구성된 반도체 메모리 장치
15 15
제 13 항에 있어서, 상기 주변 회로는 상기 비선택된 메모리 셀들에 상기 패스 전압을 인가한 후 상기 선택된 메모리 셀들에 상기 리드 전압을 인가하도록 구성된 반도체 메모리 장치
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1 US08937833 US 미국 FAMILY
2 US20130194870 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2013194870 US 미국 DOCDBFAMILY
2 US8937833 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.