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제1 전원(하이레벨 전원)과 제2 전원(로우레벨 전원) 사이에 직렬연결된 제1 및 제2 트랜지스터와,
상기 제2 트랜지스터의 게이트 전극과 드레인 전극 사이에 접속된 제3 트랜지스터를 포함하며,
입력단자는 상기 제1 및 제3 트랜지스터의 게이트 전극에 접속되고, 출력단자는 상기 제1 및 제2 트랜지스터의 공통노드에 접속되며, 상기 제1 내지 제3 트랜지스터는 동일한 형태의 트랜지스터로 구현된 인버터 회로
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제1항에 있어서,
상기 제1 내지 제3 트랜지스터는 P형 트랜지스터로 구현되며,
상기 제1 트랜지스터는 상기 제1 전원과 상기 출력단자 사이에 접속되고, 상기 제2 트랜지스터는 상기 제2 전원과 상기 출력단자 사이에 접속된 인버터 회로
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3
제1항에 있어서,
상기 제1 내지 제3 트랜지스터는 N형 트랜지스터로 구현되며,
상기 제1 트랜지스터는 상기 제2 전원과 상기 출력단자 사이에 접속되고, 상기 제2 트랜지스터는 상기 제1 전원과 상기 출력단자 사이에 접속된 인버터 회로
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4
제1항에 있어서,
상기 제2 트랜지스터의 게이트 전극과 소스 전극 사이에 접속된 제1 커패시터가 더 포함된 인버터 회로
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5
제1항에 있어서,
상기 제1 트랜지스터에 구비된 채널층의 길이 대비 폭(W1/L1)은 상기 제2 트랜지스터에 구비된 채널층의 길이 대비 폭(W2/L2)보다 크게 형성된 인버터 회로
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