| 1 |
1
음전하 대전면 및 양전하 대전면을 갖는 제1 압전재료 층;상기 제1 압전재료 층의 아래에 위치하는 제1 그래핀 층으로서, 상기 제1 압전재료 층의 양전하 대전면과 접하고 있는 제1 그래핀 층;상기 제1 그래핀 층의 아래에 위치하는 제2 그래핀 층; 및상기 제2 그래핀 층의 아래에 위치하며 음전하 대전면 및 양전하 대전면을 갖는 제2 압전재료 층으로서, 상기 제2 압전재료 층의 음전하 대전면이 상기 제2 그래핀 층과 접하고 있는, 제2 압전재료 층;을 포함하는,그래핀 적층체
|
| 2 |
2
제 1 항에 있어서, 상기 제1 압전재료 층 및 상기 제2 압전재료 층은, 석영(quartz), PZT(lead zirconate titanate : Pb[ZrxTi1-x]O3, 0≤x≤1), 갈륨오르쏘포스페이트(Gallium orthophosphate), 랑가사이트(Langasite), 바륨 티타네이트(Barium titanate), 리드 티타네이트(Lead titanate), 포타슘 니오베이트(Potassium niobate), 징크 옥사이드(Zinc oxide), 소듐 텅스테이트(Sodium tungstate), 리튬 탄탈레이트(Lithium tantalate), 리튬 니오베이트(Lithium niobate), PVDF(polyvinylidene fluoride), PVDF-TrFE(poly[(vinylidenefluoride-co-trifluoroethylene), 또는 이들의 혼합물인 것을 특징으로 하는 그래핀 적층체
|
| 3 |
3
제 1 항에 있어서, 상기 제1 압전재료 층 및 상기 제2 압전재료 층은 서로 같거나, 또는, 서로 다른 재질인 것을 특징으로 하는 그래핀 적층체
|
| 4 |
4
제 1 항에 있어서, 상기 제1 그래핀 층 및 상기 제2 그래핀 층은, 각각, 1층 그래핀인 것을 특징으로 하는 그래핀 적층체
|
| 5 |
5
제 1 항에 있어서, 상기 제1 그래핀 층과 제2 그래핀 층은 AB-적층형 그래핀인 것을 특징으로 하는 그래핀 적층체
|
| 6 |
6
제 1 항에 있어서, 상기 제1 그래핀 층과 제2 그래핀 층은 0 초과 내지 0
|
| 7 |
7
제 1 항 내지 제 6 항 중 어느 한 항에 따른 그래핀 적층체를 포함하는 스위치 소자
|
| 8 |
8
제 1 항 내지 제 6 항 중 어느 한 항에 따른 그래핀 적층체를 포함하는 센서 소자
|
| 9 |
9
제1 압전재료 층; 상기 제1 압전재료 층의 아래에 위치하는 제1 그래핀 층; 상기 제1 그래핀 층의 아래에 위치하는 제2 그래핀 층; 및 상기 제2 그래핀 층의 아래에 위치하는 제2 압전재료 층;을 포함하는 제1 적층체에 전기장을 가하는 단계를 포함하는, 밴드갭을 갖는 그래핀 적층체 제조방법
|
| 10 |
10
제 9 항에 있어서, 상기 제1 적층체에 전기장을 가하는 단계는, 한 쌍의 전극 사이에 상기 제1 적층체를 배치하고, 상기 한 쌍의 전극에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 그래핀 적층체 제조방법
|
| 11 |
11
제 10 항에 있어서, 상기 한 쌍의 전극에 인가되는 전압은, 10 V 내지 100 V인 것을 특징으로 하는 그래핀 적층체 제조방법
|
| 12 |
12
제1 압전재료 층; 상기 제1 압전재료 층의 아래에 위치하는 제1 그래핀 층; 상기 제1 그래핀 층의 아래에 위치하는 제2 그래핀 층; 및 상기 제2 그래핀 층의 아래에 위치하는 제2 압전재료 층;을 포함하는 그래핀 적층체
|
