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적층형 칩 인덕터

  • 기술번호 : KST2015144877
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 아래면 및 윗면에 전극 패턴이 형성되어 있는 제1 세라믹 시트의 중간부에 코일 패턴이 형성되어 있는 제2 세라믹 시트가 적층되어 있다. 이때 제2 세라믹 시트에 적층되어 있는 코일 패턴은 한번 이상의 감기가 이루어질 수 있도록 세라믹 시트의 외주면을 따라 형성되어 있고, 제1, 2 끝부를 가지고 있으며 이 제1, 2 끝부는 마주하는 면이 서로 엇갈리게 형성되어 있다. 그리고 이러한 제2 세라믹 시트의 윗면 및 아래면에 한번 이상의 감기가 이루어질 수 있도록 코일 패턴이 형성되어 있는 제3 세라믹 시트가 적층되어 있으며, 코일 패턴 및 전극 패턴에는 도전성 페이스트가 충진된 비어홀이 형성되어 있어 제1, 2, 3 세라믹 시트의 코일 패턴 및 전극 패턴을 전기적으로 연결하고 있다. 따라서 시트의 층수를 늘리지 않고 코일의 감는 회전수를 증대시킬 수 있어, 인덕턴스 증대에 따라 발생할 수 있는 품질계수(Q), 자기 공진 주파수(Self-Resonant Frequency), 직류저항(Rdc)의 특성 저하 없이 인덕턴스를 향상시킬 수 있고, 인덕턴스의 향상에 따른 생산비용 증대를 억제시킬 수 있다.
Int. CL H01F 17/00 (2006.01)
CPC
출원번호/일자 1019980055594 (1998.12.17)
출원인 전자부품연구원
등록번호/일자
공개번호/일자 10-2000-0040049 (2000.07.05) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.12.17)
심사청구항수 2

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 강남기 대한민국 경기도 평택시
2 김상철 대한민국 경기도 의왕시
3 고현종 대한민국 경기도 성남시 분당구
4 박인식 대한민국 경기도 용인시 기흥읍 구
5 유찬세 대한민국 서울특별시 중구
6 임욱 대한민국 경기도 평택시

대리인

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번호 이름 국적 주소
1 송만호 대한민국 서울(특허법인 퇴사후 사무소변경 미신고)
2 장성구 대한민국 서울특별시 서초구 마방로 ** (양재동, 동원F&B빌딩)(제일특허법인(유))
3 유미특허법인 대한민국 서울특별시 강남구 테헤란로 ***, 서림빌딩 **층 (역삼동)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원심사청구서
Request for Examination
1998.12.17 수리 (Accepted) 1-1-1998-0429994-51
2 대리인선임신고서
Notification of assignment of agent
1998.12.17 수리 (Accepted) 1-1-1998-0429993-16
3 특허출원서
Patent Application
1998.12.17 수리 (Accepted) 1-1-1998-0429992-60
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
1999.01.14 수리 (Accepted) 4-1-1999-0005793-30
5 출원인명의변경신고서
Applicant change Notification
1999.02.23 수리 (Accepted) 1-1-1999-5084271-96
6 의견제출통지서
Notification of reason for refusal
2000.10.31 발송처리완료 (Completion of Transmission) 9-5-2000-0286254-47
7 거절사정서
Decision to Refuse a Patent
2001.02.05 발송처리완료 (Completion of Transmission) 9-5-2001-0024711-79
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2005.04.15 수리 (Accepted) 4-1-2005-5036534-08
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.04.17 수리 (Accepted) 4-1-2013-0013766-37
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
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번호 청구항
1 1

도체 패턴이 형성되어 있으며 적어도 하나 이상이 적층되어 있는 제1 세라믹 시트, 인접하여 적층되어 있는 상기 제1 세라믹 시트의 도체 패턴들은 서로 전기적으로 연결되어 있고, 상기 제1 세라믹 시트의 위 및 아래에 배치되어 있으며 상기 도체 패턴과 전기적으로 연결되어 있는 전극 패턴을 가지는 복수의 제2 세라믹 시트를 구비하고 있는 적층형 칩 인덕터에 있어서,

상기 제1 세라믹 시트는 하나에 도체 패턴이 적어도 한번 이상의 감기가 이루어지도록 형성되어 있는 적층형 칩 인덕터

2 2

제1항에서,

상기 제1 세라믹 시트에 형성되어 있는 도체 패턴은 제1, 2 끝부를 가지고 상기 제1 세라믹 시트의 외주면을 따라서 형성되어 있으며 상기 제1 끝부 및 상기 제2 끝부가 서로 어긋난 위치에 배치되어 있는 적층형 칩 인덕터

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순번 패밀리번호 국가코드 국가명 종류
1 EP01011116 EP 유럽특허청(EPO) FAMILY
2 EP01011116 EP 유럽특허청(EPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 EP1011116 EP 유럽특허청(EPO) DOCDBFAMILY
2 EP1011116 EP 유럽특허청(EPO) DOCDBFAMILY
국가 R&D 정보가 없습니다.