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적층형칩인덕터

  • 기술번호 : KST2015146371
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 적층형 칩 인덕터는 전극 단자 및 도체 패턴이 형성되어 있는 복수의 제1 세라믹 시트를 가지고 있고, 이 제1 세라믹 시트의 가운데 부분에 적층되어 있으며 도체 패턴이 형성되어 있고, 상기 도체 패턴은 상기 제1 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있으며 적어도 하나 이상으로 이루어져 있는 제2 세라믹 시트, 상기 제1, 2 세라믹 시트의 위면 및 아래 면에 적층되어 있으며 상기 제1, 2 세라믹 시트를 보호하기 위한 적어도 하나 이상의 제3 세라믹 시트에서,상기 제1, 2, 3 세라믹 시트에는 상, 하 좌, 우를 구분함과 동시에 품질 계수 및 자기 공진 주파수 값을 증대시키기 위하여 도체 패턴과 연직한 방향으로 적어도 하나 이상의 축을 가지는 관통 홀이 형성되어 있다. 상술한 제3 세라믹 시트에는 제1, 2 세라믹 시트에 형성되어 있는 관통 홀과 동일 축을 이루는 관통 홀이 형성될 수 있다. 상술한 관통 홀은 복수의 제1, 2 세라믹 시트에만 형성될 수 있다.이와 같이 이루어져 있는 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 표시부의 마킹이 필요 없어 제작시 공정수가 줄어들고 따라서 생산비용이 감소되는 효과가 있다. 또한 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시킬 수 있다.
Int. CL H01F 17/00 (2006.01)
CPC
출원번호/일자 1019980055593 (1998.12.17)
출원인 전자부품연구원
등록번호/일자 10-0317116-0000 (2001.11.28)
공개번호/일자 10-2000-0040048 (2000.07.05) 문서열기
공고번호/일자 (20020424) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.12.17)
심사청구항수 1

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 강남기 대한민국 경기도 평택
2 김상철 대한민국 경기도 의왕시
3 고현종 대한민국 경기도 성남시 분당구
4 박인식 대한민국 경기도 용인시 기흥읍 구
5 유찬세 대한민국 서울특별시 중구
6 임욱 대한민국 경기도 평택시 추담로 **-*

대리인

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번호 이름 국적 주소
1 송만호 대한민국 서울(특허법인 퇴사후 사무소변경 미신고)
2 장성구 대한민국 서울특별시 서초구 마방로 ** (양재동, 동원F&B빌딩)(제일특허법인(유))
3 유미특허법인 대한민국 서울특별시 강남구 테헤란로 ***, 서림빌딩 **층 (역삼동)

최종권리자

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번호 이름 국적 주소
1 전자부품연구원 대한민국 경기도 평택시
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent		 1998.12.17 수리 (Accepted) 1-1-1998-0429990-79
2 특허출원서
Patent Application		 1998.12.17 수리 (Accepted) 1-1-1998-0429989-22
3 출원심사청구서
Request for Examination		 1998.12.17 수리 (Accepted) 1-1-1998-0429991-14
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 1999.01.14 수리 (Accepted) 4-1-1999-0005793-30
5 출원인명의변경신고서
Applicant change Notification		 1999.02.23 수리 (Accepted) 1-1-1999-5084270-40
6 의견제출통지서
Notification of reason for refusal		 2000.10.31 발송처리완료 (Completion of Transmission) 9-5-2000-0286253-02
7 지정기간연장신청서
Request for Extension of Designated Period		 2000.12.29 수리 (Accepted) 1-1-2000-5404592-92
8 의견서
Written Opinion		 2001.01.31 수리 (Accepted) 1-1-2001-5031318-95
9 명세서등보정서
Amendment to Description, etc.		 2001.01.31 보정승인 (Acceptance of amendment) 1-1-2001-5031319-30
10 거절사정서
Decision to Refuse a Patent		 2001.07.26 발송처리완료 (Completion of Transmission) 9-5-2001-0198148-53
11 명세서등보정서
Amendment to Description, etc.		 2001.09.24 보정승인 (Acceptance of amendment) 7-1-2001-0022025-68
12 등록결정서
Decision to grant		 2001.11.19 발송처리완료 (Completion of Transmission) 9-5-2001-0316338-67
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2005.04.15 수리 (Accepted) 4-1-2005-5036534-08
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.04.17 수리 (Accepted) 4-1-2013-0013766-37
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

적어도 하나 이상의 세라믹 시트로 이루어지며, 각 세라믹 시트에 형성되어 있는 도체 패턴이 전기적으로 연결되는 제1 세라믹 시트;

상기 제1 세라믹 시트의 위 및 아래에 적층되어 있고, 상기 제1 세라믹 시트에 형성되어 있는 도체 패턴과 전기적으로 연결되는 도체 패턴이 형성되어 있으며, 상기 도체 패턴과 외부를 전기적으로 연결하는 단자 패턴이 형성되어 있는 복수의 제2 세라믹 시트; 및

상기 제1 및 제2 세라믹 시트를 보호하기 위하여 상기 제1 및 제2 세라믹 시트의 위 및 아래에 적층되어 있는 적어도 하나 이상의 제3 세라믹시트

를 포함하며,

상기 제1 및 제2 세라믹 시트와 제3 세라믹 시트 중 상기 제2 세라믹 시트위에 적층되는 세라믹 시트 부분에 각 세라믹 시트에 형성되어 있는 도체 패턴과 연직 방향으로 적어도 하나 이상의 관통홀이 형성되어 있는 것을 특징으로 하는 적층형 칩 인덕터

지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 EP01011115 EP 유럽특허청(EPO) FAMILY
2 EP01011115 EP 유럽특허청(EPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 DE69916761 DE 독일 DOCDBFAMILY
2 DE69916761 DE 독일 DOCDBFAMILY
3 EP1011115 EP 유럽특허청(EPO) DOCDBFAMILY
4 EP1011115 EP 유럽특허청(EPO) DOCDBFAMILY
국가 R&D 정보가 없습니다.