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비동기식 멀티비트 ＯＴＰ 메모리 셀, 비동기식 멀티비트 ＯＴＰ 메모리 장치, 비동기식 멀티비트 ＯＴＰ 메모리 장치의 프로그램 방법 및 독출 방법

  • 기술번호 : KST2015205160
  • 담당센터 : 부산기술혁신센터
  • 전화번호 : 051-606-6561
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 OTP 메모리 셀 및 OTP 메모리 장치에 관한 것으로, 특히 셀 어레이가 차지하는 레이아웃 면적을 줄이기 위해 하나의 셀에 멀티비트의 데이터를 저장하기 위한 비동기식 멀티비트 OTP 메모리 셀 및 비동기식 멀티비트 OTP 메모리 장치에 관한 것이다. 본 발명에 따른 비동기식 멀티비트 OTP 메모리 셀 및 비동기식 멀티비트 OTP 메모리 장치에 의하면, 하나의 OTP 셀에 n-비트의 데이터를 저장할 수 있으므로 셀당 프로그램이 가능한 비트 수가 증가하는 경우 OTP 메모리 장치의 전체 레이아웃의 면적을 감소시킬 수 있는 효과가 있다. OTP 메모리 장치, 비동기식, 멀티비트 OTP 셀, 안티퓨즈
Int. CL G11C 11/21 (2006.01) G11C 16/00 (2006.01)
CPC G11C 17/16(2013.01) G11C 17/16(2013.01) G11C 17/16(2013.01) G11C 17/16(2013.01)
출원번호/일자 1020090001335 (2009.01.08)
출원인 창원대학교 산학협력단
등록번호/일자
공개번호/일자 10-2010-0082046 (2010.07.16) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.01.08)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 창원대학교 산학협력단 대한민국 경상남도 창원시 의창구

발명자

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번호 이름 국적 주소
1 김영희 대한민국 경남 창원시

대리인

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번호 이름 국적 주소
1 이철희 대한민국 서울특별시 강남구 삼성로***길 *, ***호 가디언국제특허법률사무소 (삼성동, 우경빌딩)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.01.08 수리 (Accepted) 1-1-2009-0009603-90
2 선행기술조사의뢰서
Request for Prior Art Search		 2010.01.07 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2010.02.11 수리 (Accepted) 9-1-2010-0009609-30
4 의견제출통지서
Notification of reason for refusal		 2010.07.30 발송처리완료 (Completion of Transmission) 9-5-2010-0329165-70
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.09.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0617313-17
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.09.27 수리 (Accepted) 1-1-2010-0617312-72
7 의견제출통지서
Notification of reason for refusal		 2011.01.27 발송처리완료 (Completion of Transmission) 9-5-2011-0052824-76
8 거절결정서
Decision to Refuse a Patent		 2011.04.01 발송처리완료 (Completion of Transmission) 9-5-2011-0179425-51
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.08.22 수리 (Accepted) 4-1-2011-5171493-09
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.02 수리 (Accepted) 4-1-2011-5180260-89
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.12.15 수리 (Accepted) 4-1-2011-5252038-71
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.12.27 수리 (Accepted) 4-1-2011-5259858-01
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.10.01 수리 (Accepted) 4-1-2013-5131005-95
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.04.10 수리 (Accepted) 4-1-2014-5044733-20
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.07.09 수리 (Accepted) 4-1-2014-5082716-34
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.01.30 수리 (Accepted) 4-1-2015-5013675-99
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.01.30 수리 (Accepted) 4-1-2015-5013674-43
18 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.07.20 수리 (Accepted) 4-1-2015-5096974-14
19 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2016.11.11 수리 (Accepted) 4-1-2016-5164273-80
20 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.04 수리 (Accepted) 4-1-2019-5229792-25
21 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.03.30 수리 (Accepted) 4-1-2020-5073723-40
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반전된 프로그램 워드라인 신호(WWLb)가 그 게이트에 연결되고, 제1전압(VPP)이 그 소스에 연결되는 피모스 프로그램 트랜지스터; 독출 워드라인 신호(RWL)가 그 게이트에 연결되고, 비트라인이 그 드레인에 연결되는 엔모스 독출 트랜지스터; 그 일단이 상기 엔모스 독출 트랜지스터의 소스단자 및 상기 피모스 트랜지스터의 드레인 단자에 공통으로 연결되는 적어도 둘 이상의 엔모스 커패시터; 일 단자가 상기 엔모스 커패시터의 다른 일단자에 각각 연결되고 다른 일단자가 소스라인에 각각 연결되며 게이트에 소스라인 스위치 인에이블 신호(SL_SW_EN)가 각각 인가되는 적어도 둘 이상의 엔모스 선택 트랜지스터; 및 일단자가 상기 엔모스 커패시터의 일단에 연결되고 다른 일 단자가 상기 엔모스 선택 트랜지스터의 다른 일 단자에 연결되며 게이트에 접지전압이 인가되는 ESD 보호용 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 셀
2 2
제 1항에 있어서, 상기 적어도 둘 이상의 엔모스 선택 트랜지스터는, 상기 소스라인 스위치 인에이블 신호(SL_SW_EN)에 응답하여 어느 하나의 엔모스 선택 트랜지스터만이 턴온 되고 다른 엔모스 선택 트랜지스터는 턴오프 되는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 셀
3 3
OTP 메모리 장치에 있어서, 적어도 둘 이상의 소스 라인, 적어도 둘 이상의 비트라인, 적어도 둘 이상의 프로그램 워드 라인, 적어도 둘 이상의 독출 워드 라인 및 적어도 둘 이상의 소스라인 스위치 인에이블 신호 라인에 각각 연결되는 적어도 둘 이상의 비동기식 멀티비트 OTP 메모리 셀들이 배치되는 OTP 메모리 셀 어레이; 상기 OTP 메모리 장치의 프로그램 모드 또는 독출 모드 등의 동작을 지시하는 모드제어신호들을 발생시키는 제어부; 상기 모드제어신호에 응답하여 제1전압(VPP)을 제2전압(VPPE) 또는 제3전압(VDD)으로 스위칭하여 상기 OTP 메모리 셀 어레이에 공급하는 전원 스위치 회로; 로우 어드레스신호를 디코딩하는 로우 디코더; 상기 모드제어신호 및 디코딩된 로우 어드레스 신호에 응답하여 상기 적어도 둘 이상의 프로그램 워드라인 및 적어도 둘 이상의 독출 워드라인을 구동하는 워드라인 구동회로; 칼럼 어드레스신호를 디코딩하는 칼럼 디코더; 상기 모드제어신호 및 데이터 입력신호(DIN)에 응답하여 해당 소스라인을 구동하는 소스라인 구동회로; 상기 모드제어신호 및 디코딩된 칼럼 어드레스 신호에 응답하여 소스라인 스위치 인에이블 신호(SL_SW_EN)를 생성하는 소스라인 스위치 인에이블 회로; 및 상기 모드 제어 신호에 응답하여 데이터 라인을 감지 증폭하는 독출 데이터 감지 증폭회로를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
4 4
제 3항에 있어서, 상기 비동기식 멀티비트 OTP 메모리 셀은, 상기 반전된 프로그램 워드라인 신호(WWLb)가 그 게이트에 연결되고, 상기 제1전압(VPP)이 그 소스에 연결되는 피모스 프로그램 트랜지스터; 상기 독출 워드라인 신호(RWL)가 그 게이트에 연결되고, 상기 비트라인이 그 드레인에 연결되는 엔모스 독출 트랜지스터; 그 일단이 상기 엔모스 독출 트랜지스터의 소스단자 및 상기 피모스 트랜지스터의 드레인 단자에 공통으로 연결되는 적어도 둘 이상의 엔모스 커패시터; 일 단자가 상기 엔모스 커패시터의 다른 일단자에 각각 연결되고 다른 일단자가 상기 소스라인에 각각 연결되며 게이트에 소스라인 스위치 이에이블 신호가 각각 인가되는 적어도 둘 이상의 엔모스 선택 트랜지스터; 및 일단자가 상기 엔모스 독출 트랜지스터의 소스단자 및 상기 피모스 트랜지스터의 드레인 단자에 공통으로 연결되고 다른 일 단자가 상기 엔모스 선택 트랜지스터의 다른 일단자에 연결되며 게이트에 접지전압이 인가되는 ESD 보호용 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
5 5
제 3항에 있어서, 상기 전원 스위치 회로는 반전된 프로그램 인에이블 신호(PGM_ENb)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제1 엔모스 트랜지스터; 반전된 프로그램 인에이블 신호(PGM_ENb)의 반전 신호가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제2 엔모스 트랜지스터; 제2전압(VPPE)이 그 소스에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터; 상기 제2전압(VPPE)이 그 소스에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 상기 제2전압(VPPE)에 의해 구동되고 상기 제2 엔모스 트랜지스터의 드레인이 그 입력에 연결되는 제1 인버터; 상기 제2전압(VPPE)에 의해 구동되고 상기 제1 인버터의 출력을 입력하는 제2 인버터; 상기 제2전압(VPPE)이 그 소스에 연결되고 상기 제1 인버터의 출력이 그 게이트에 연결되는 제3 피모스 트랜지스터; 제3전압(VDD)이 그 소스에 연결되고 상기 제1 인버터의 출력이 그 게이트에 연결되고 상기 제3 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터; 및 반전된 프로그램 인에이블 신호(PGM_ENb)를 입력하여 반전시키는 제3 인버터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
6 6
제 5항에 있어서, 상기 전원 스위치 회로는 상기 제1전압(VPP)을 프로그램 모드에서는 제2전압(VPPE)으로 스위칭하고, 독출 모드에서는 제3전압(VDD)으로 스위칭하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
7 7
제 3항에 있어서, 상기 워드라인 구동회로는, 로우 어드레스 신호(RA10, RA432)를 입력하는 제1 낸드게이트; 워드라인 인에이블 프로그램 신호(WLEN_PGM) 및 반전된 워드라인 인에이블 프로그램 신호(WLENb_PGM)에 응답하여 상기 제1 낸드게이트의 출력을 전달하는 제1 전송 게이트; 상기 제3전압(VDD)이 그 소스에 연결되고 상기 워드라인 인에이블 프로그램 신호(WLEN_PGM)가 그 게이트에 연결되고 상기 제1 전송 게이트의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터; 상기 제1 전송 게이트의 출력을 입력하는 제2 인버터; 접지전압(VSS)이 그 소스에 연결되고 상기 제1 전송 게이트의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터; 접지전압(VSS)이 그 소스에 연결되고 상기 제2 인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터; 상기 제1전압(VPP)이 그 소스에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 상기 제1전압(VPP)이 그 소스에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제3 피모스 트랜지스터; 상기 제1전압(VPP)에 의해 구동되고 상기 제1 엔모스 트랜지스터의 드레인이 그 입력 단자에 연결되고 상기 프로그램 워드라인(WWLb)이 그 출력 단자에 연결되는 제3 인버터; 및 상기 제1 낸드게이트의 출력과 반전된 워드라인 인에이블 독출 신호(WLENb_RD)를 입력받고 독출 워드라인 신호(RWL)가 그 출력단자에 연결되는 제1 노아게이트를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
8 8
제 3항에 있어서, 상기 소스라인 구동회로는, 프로그램 신호(PGM)를 입력받는 제1인버터; 상기 제1인버터(51)의 출력을 입력받는 제2인버터; 상기 프로그램 신호(PGM) 및 반전된 프로그램 신호(PGMb)에 응답하여 데이터입력신호(DIN)를 전달하는 제1전송게이트; 접지전압(VSS)이 그 소스에 연결되고 상기 반전된 프로그램 신호(PGMb)가 그 게이트에 연결되고 상기 제1 전송 게이트의 출력이 그 드레인에 연결되는 제1 엔모스 트랜지스터; 상기 제1전송게이트(53)의 출력을 입력하는 제3 인버터; 접지전압(VSS)이 그 소스에 연결되고 상기 제1 전송 게이트의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터; 접지전압(VSS)이 그 소스에 연결되고 상기 제3인버터의 출력이 그 게이트에 연결되는 제3 엔모스 트랜지스터; 상기 제1전압(VPP)이 그 소스에 연결되고 상기 제3 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터; 상기 제1전압(VPP)이 그 소스에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 및 상기 제1전압(VPP)에 의해 구동되고 상기 제2 엔모스 트랜지스터의 드레인이 그 입력 단자에 연결되고 상기 소스라인(SL)이 그 출력 단자에 연결되는 제4인버터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
9 9
제 3항에 있어서, 상기 소스라인 스위치 인에이블 회로는, 프로그램 신호(PGM)와 디코딩된 칼럼 어드레스 신호(CA10)를 입력받는 제1낸드게이트; 독출 인에이블 신호(RD_EN)와 상기 디코딩된 칼럼 어드레스 신호(CA10)를 입력받는 제2낸드게이트; 상기 제1낸드게이트(61)와 상기 제2낸드게이트의 출력을 입력받는 제3낸드게이트; 접지전압(VSS)이 그 소스에 연결되고 상기 제3낸드게이트의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터; 상기 제3낸드게이트의 출력을 입력받는 제1인버터; 접지전압(VSS)이 그 소스에 연결되고 상기 제1인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터; 상기 제1전압(VPP)이 그 소스에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터; 상기 제1전압(VPP)이 그 소스에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 및 상기 제1전압(VPP)에 의해 구동되고 상기 제1 엔모스 트랜지스터의 드레인이 그 입력 단자에 연결되고 소스라인 스위치 인에이블 신호(SL_SW_EN)를 출력하는 제2인버터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
10 10
제 3항에 있어서, 상기 독출데이터 감지증폭 회로는, 프리차아지신호(PRECHARGE)를 입력하는 제1인버터; 상기 제3전압(VDD)이 그 소스에 연결되고 상기 제1인버터의 출력이 그 게이트에 연결되고 상기 비트라인(BL)이 그 드레인에 연결되는 제1 피모스 트랜지스터; 상기 비트라인(BL)이 그 소스에 연결되고 독출 인에이블 신호(RD_EN)가 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제1 엔모스 트랜지스터; 제3전압(VDD)이 그 소스에 연결되고 상기 제1인버터의 출력이 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제2 피모스 트랜지스터; 제3전압(VDD)이 그 소스에 연결되고 반전된 데이터라인 로드신호(DLINE_LOADb)가 그 게이트에 연결되고 데이터라인(DLINE)이 그 드레인에 연결되는 제3 피모스 트랜지스터; 반전된 센싱 인에이블 신호(SAENb)를 입력하는 제2인버터; 제3전압(VDD)이 그 소스에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되는 제4 피모스 트랜지스터; 상기 제4 피모스 트랜지스터의 드레인이 그 소스에 연결되고 반전된 센싱 인에이블 신호(SAENb)가 그 게이트에 연결되는 제5 피모스 트랜지스터; 상기 제5 피모스 트랜지스터(78)의 드레인이 그 드레인에 연결되고 상기 제2 인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터; 상기 제2 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되고 접지전압(VSS)이 그 소스에 연결되는 제3 엔모스 트랜지스터; 및 상기 제2 엔모스 트랜지스터의 드레인을 래치하여 독출 데이터 감지 증폭 회로의 출력 신호(DOUT)로 출력하는 래치를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
11 11
제 10항에 있어서, 상기 독출데이터 감지증폭 회로는, 상기 독출 인에이블 신호(RD_EN) 및 프로그램 신호(PGM)에 응답하여 상기 비트라인(BL)과 데이터 라인(DLINE)을 선택적으로 연결시키고, 상기 프리차아지신호(PRECHARGE), 상기 반전된 데이터라인 로드신호(DLINE_LOADb) 및 상기 반전된 센싱 인에이블 신호(SAENb)에 응답하여 데이터 라인을 감지 증폭하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치
12 12
제 4항의 비동기식 멀티비트 OTP 메모리 장치의 프로그램 방법에 있어서, 상기 소스라인에 접지 전압을 인가하는 단계; 상기 반전된 프로그램 워드라인에 접지전압을 인가하는 단계; 소스라인 스위치 인에이블 신호에 의해 선택된 엔모스 선택 트랜지스터를 턴 온 시키는 단계; 및 상기 턴 온된 엔모스 선택 트랜지스터의 소스 단자에 연결되는 엔모스 커패시터에 데이터를 프로그램하는 단계를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치의 프로그램 방법
13 13
제 4항의 비동기식 멀티비트 OTP 메모리 장치의 독출 방법에 있어서, 상기 소스라인에 접지 전압을 인가하는 단계; 상기 독출 워드라인에 제3전압(VDD)을 인가하는 단계; 소스라인 스위치 인에이블 신호에 의해 선택된 엔모스 선택 트랜지스터를 턴 온시키는 단계; 및 상기 턴 온된 엔모스 선택 트랜지스터의 소스 단자에 연결되는 엔모스 커패시터에 프로그램된 데이터를 상기 엔모스 독출 트랜지스터를 거쳐 상기 비트라인을 통해 독출하는 단계를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치의 독출 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.