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수직형 채널 구조의 반도체 메모리 소자 제조 방법(METHOD OF MANUFACTURING SEMICONDUCTOR MEMORY DEVICE HAVING VERTICAL CHANNEL STRUCTURE)

  • 기술번호 : KST2016004788
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 따라서 수직형 채널 구조의 반도체 메모리 소자를 제조하는 방법이 제공된다. 상기 방법은 기판을 제공하는 단계와; 상기 기판에 소정의 물질을 도핑하여, 하부 게이트 영역을 형성하는 단계와; 복수의 절연막/게이트 막을 번갈아 형성하는 단계로서, 최하층과 최상층은 절연막으로 구성하는 것인, 상기 복수의 절연막/게이트 막을 형성하는 단계와; 상기 절연막/게이트 막을 패터닝 처리하여, 배선 접속용 제1 관통홀과 소자 형성용의 제2 관통홀을 형성하는 단계로서, 상기 하부 게이트 영역의 일부가 노출되도록 상기 관통홀을 형성하는 단계와; 상기 관통홀의 측벽 및 바닥벽을 따라 고유전 물질의 메모리 절연막을 형성하는 단계와; 습식 식각을 이용하여, 상기 제1 관통홀의 바닥벽에 형성된 상기 메모리 절연막을 부분 제거하여, 상기 하부 게이트 영역과의 접촉 영역을 형성하는 단계와; 상기 메모리 절연막과 제1 및 제2 관통홀을 덮는 재료를 형성하고, 이를 식각하여, 채널층을 형성하는 단계와; 상기 제1 관통홀에 형성된 채널층을 식각하여, 상기 접촉 영역을 노출시키는 단계와; 상기 관통홀을 메우도록 그리고 상기 채널층 및 메모리 절연막을 덮도록 절연막을 형성하는 단계와; 상기 절연막을 식각하여, 상기 제1 관통홀 및 제2 관통홀에 형성된 절연막을 관통하는 전극 형성용 제3 관통홀을 형성하는 단계로서, 제1 관통홀 중의 접촉 영역 및 제2 관통홀 중의 채널층이 노출되도록 상기 제3 관통홀을 형성하는 단계와; 상기 제3 관통홀을 통해 도핑 처리를 수행하는 단계와; 상기 제3 관통홀을 금속으로 채워 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Int. CL H01L 21/8247 (2006.01) H01L 27/115 (2006.01) H01L 29/788 (2006.01) H01L 21/31 (2006.01)
CPC H01L 27/11582(2013.01) H01L 27/11582(2013.01)
출원번호/일자 1020140070787 (2014.06.11)
출원인 연세대학교 산학협력단
등록번호/일자 10-1603511-0000 (2016.03.09)
공개번호/일자 10-2015-0142762 (2015.12.23) 문서열기
공고번호/일자 (20160316) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2014.06.11)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 손현철 대한민국 서울 강남구
2 고대홍 대한민국 경기 고양시 일산서구
3 나희도 대한민국 서울특별시 서대문구
4 오진호 대한민국 서울특별시 서대문구

대리인

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번호 이름 국적 주소
1 김승욱 대한민국 서울특별시 서초구 강남대로 ***, ***호(서초동, 두산베어스텔)(아이피마스터특허법률사무소)
2 이채형 대한민국 서울특별시 강남구 테헤란로 **길 ** (대치동 동구빌딩 *층) Neo국제특허법률사무소

최종권리자

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번호 이름 국적 주소
1 연세대학교 산학협력단 서울특별시 서대문구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2014.06.11 수리 (Accepted) 1-1-2014-0545340-77
2 직권정정안내서
Notification of Ex officio Correction
2014.06.20 발송처리완료 (Completion of Transmission) 1-5-2014-0101703-49
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.09.25 수리 (Accepted) 4-1-2014-5114224-78
4 의견제출통지서
Notification of reason for refusal
2015.08.19 발송처리완료 (Completion of Transmission) 9-5-2015-0557154-98
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2015.10.16 수리 (Accepted) 1-1-2015-0999694-28
6 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2015.11.12 수리 (Accepted) 1-1-2015-1102491-08
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2015.11.16 수리 (Accepted) 1-1-2015-1111496-36
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2015.12.15 수리 (Accepted) 1-1-2015-1225384-16
9 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2016.01.18 수리 (Accepted) 1-1-2016-0052717-25
10 지정기간연장 관련 안내서
Notification for Extension of Designated Period
2016.01.19 발송처리완료 (Completion of Transmission) 1-5-2016-0008621-68
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2016.02.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0150337-55
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2016.02.16 수리 (Accepted) 1-1-2016-0150335-64
13 등록결정서
Decision to grant
2016.02.22 발송처리완료 (Completion of Transmission) 9-5-2016-0135871-64
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
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수직형 채널 구조의 반도체 메모리 소자를 제조하는 방법으로서,기판을 제공하는 단계와;상기 기판에 소정의 물질을 도핑하여, 하부 게이트 영역을 형성하는 단계와;복수의 절연막/게이트 막을 번갈아 형성하는 단계로서, 최하층과 최상층은 절연막으로 구성하는 것인, 상기 복수의 절연막/게이트 막을 형성하는 단계와;상기 절연막/게이트 막을 패터닝 처리하여, 배선 접속용 제1 관통홀과 소자 형성용의 제2 관통홀을 형성하는 단계로서, 상기 하부 게이트 영역의 일부가 노출되도록 상기 관통홀을 형성하는 단계와;상기 관통홀의 측벽 및 바닥벽을 따라 메모리 절연막을 형성하는 단계와;습식 식각을 이용하여, 상기 제1 관통홀의 바닥벽에 형성된 상기 메모리 절연막을 부분 제거하여, 상기 하부 게이트 영역과의 접촉 영역을 형성하는 단계와;상기 메모리 절연막과 제1 및 제2 관통홀을 덮는 재료를 형성하고, 이를 식각하여, 채널층을 형성하는 단계와;상기 제1 관통홀에 형성된 채널층을 식각하여, 상기 접촉 영역을 노출시키는 단계와; 상기 관통홀을 메우도록 그리고 상기 채널층 및 메모리 절연막을 덮도록 제2 절연막을 형성하는 단계와;상기 제2 절연막을 식각하여, 상기 제1 관통홀 및 제2 관통홀에 형성된 제2 절연막을 관통하는 전극 형성용 제3 관통홀을 형성하는 단계로서, 제1 관통홀 중의 접촉 영역 및 제2 관통홀 중의 채널층이 노출되도록 상기 제3 관통홀을 형성하는 단계와;상기 제3 관통홀을 통해 도핑 처리를 수행하는 단계와;상기 제3 관통홀을 금속으로 채워 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법
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청구항 1에 있어서, 상기 기판으로서 p-type의 기판을 제공하고, 상기 하부 게이트 영역은 n-type의 물질을 도핑하여 형성되는 것인 방법
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청구항 1에 있어서, 상기 복수의 절연막은 이산화실리콘, 질화실리콘 또는 알루미나로 형성되는 것인 방법
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청구항 3에 있어서, 상기 복수의 절연막/게이트 막을 번갈아 형성하는 단계에 있어서, 최하층의 절연막은 60 nm 이하의 두께로 형성하는 것인 방법
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청구항 3에 있어서, 상기 메모리 절연막은 실리콘 산화막, HfO2, Al2O3, HfAlOx, Ta2O5, Nb2O5 또는 ZrO2 으로 형성되는 것인 방법
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청구항 1에 있어서, 상기 제2 관통홀 중의 채널층이 노출되도록 형성되는 제3 관통홀을 통한 도핑 처리에 의해 하부 소스 또는 하부 드레인을 형성하는 것인 방법
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청구항 6에 있어서, 상기 제3 관통홀을 통한 도핑 처리 후, 활성 열처리를 수행하여 주입한 불문물이 실리콘과 결합하도록 하는 활성화 단계를 더 포함하는 것을 특징으로 하는 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 연세대학교 산학협력단 정보통신방송연구개발사업 차세대 코히어런트 광 가입자망 물리계층 연구(2/5)