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복수의 메모리 층들을 포함하고, 각각의 메모리 층은 일단에 각각의 비트 라인이 연결되고, 타단에는 공통 소스 라인이 연결되는 복수의 채널 라인들, 상기 복수의 채널 라인들을 교차하는 복수의 스트링 선택 라인들, 복수의 워드 라인들 및 접지 선택 라인을 포함하며, 상기 복수의 채널 라인들은 각각 메모리 스트링을 정의하는 3 차원 비휘발성 메모리 소자의 초기화 방법으로서, 상기 복수의 메모리 층들 중 어느 하나 또는 전부의 상기 복수의 스트링 선택 라인들에 결합된 스트링 선택 트랜지스터들의 문턱 값을 동일한 타겟 레벨로 프로그래밍하는 초기 레벨링 단계;상기 초기 레벨링된 상기 스트링 선택 트랜지스터들을 갖는 메모리 층들 중 선택된 메모리 층에 대하여, 상기 선택된 메모리 층의 상기 복수의 채널 라인들에 시변 구간을 갖는 시변 소거 전압 신호를 인가하는 단계; 및상기 시변 소거 전압 신호의 상기 시변 구간에서 상기 선택된 메모리 층의 상기 복수의 스트링 선택 라인들을 각각 제어하여 상기 복수의 스트링 선택 라인들에 결합된 상기 스트링 선택 트랜지스터들이 설정된 문턱 값들을 갖도록 소거 정도를 조절하는 문턱 값 설정 단계를 포함하는 초기화 방법
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제 1 항에 있어서,상기 초기 레벨링된 상기 스트링 선택 트랜지스터들을 갖는 메모리 층들 중 다른 메모리 층을 선택하여, 상기 선택된 다른 메모리 층의 복수의 채널 라인들에 시변 구간을 갖는 시변 소거 전압을 인가하는 단계; 및상기 시변 소거 전압 신호의 상기 시변 구간에서 상기 선택된 다른 메모리 층의 상기 복수의 스트링 선택 라인들을 각각 제어하여 상기 복수의 스트링 선택 라인들에 결합된 상기 스트링 선택 트랜지스터들이 설정된 문턱 값들을 갖도록 소거 정도를 조절하는 상기 문턱 값 설정 단계를 반복하는 초기화 방법
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제 1 항에 있어서,상기 타겟 레벨은 상기 메모리 층마다 서로 다른 값을 갖는 초기화 방법
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제 1 항에 있어서, 상기 시변 소거 전압 신호는 하나의 상기 시변 구간을 갖는 초기화 방법
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제 1 항에 있어서, 상기 시변 소거 전압 신호의 상기 시변 구간은, 램핑 구간, 스텝형 구간 또는 이의 조합을 포함하는 초기화 방법
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제 1 항에 있어서,상기 시변 구간은 증가형 모드 또는 감소형 모드인 초기화 방법
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제 1 항에 있어서,상기 선택된 메모리 층에 대하여, 상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안 선택되지 않은 다른 메모리 층의 공통 소스 라인에는 소거 금지를 위한 전압 신호가 인가되는 초기화 방법
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제 7 항에 있어서,상기 소거 금지를 위한 전압 신호는, 상기 시변 소거 전압 신호의 최대값보다 작은 양의 전압을 갖는 초기화 방법
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제 1 항에 있어서, 상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안, 상기 비트 라인들은 전기적으로 플로팅되는 초기화 방법
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제 1 항에 있어서,상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안, 상기 워드 라인들은 전기적으로 플로팅되는 초기화 방법
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제 1 항에 있어서,상기 시변 소거 전압 신호의 상기 시변 구간이 증가 모드인 경우, 상기 스트링 선택 라인들은 접지 상태에서, 상기 시변 구간 내의 적어도 2 이상의 서로 다른 시점들에서 전기적으로 플로팅됨으로써, 상기 스트링 선택 트랜지스터들의 문턱 값들을 설정하기 위한 소거 동작이 상기 시점들에서 각각 종료되는 초기화 방법
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제 1 항에 있어서,상기 시변 소거 전압 신호의 상기 시변 구간이 감소 모드인 경우, 상기 스트링 선택 라인들은 플로팅 상태에서, 상기 시변 구간 내의 적어도 2 이상의 서로 다른 시점들에서 접지됨으로써, 상기 스트링 선택 트랜지스터들의 문턱 값들을 설정하기 위한 소거 동작이 상기 시점들에서 각각 개시되는 초기화 방법
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제 1 항에 있어서, 상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 초기화 방법
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제 1 항에 있어서,상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 초기화 방법
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복수의 메모리 층들을 포함하고, 각각의 메모리 층은 일단에 각각의 비트 라인이 연결되고, 타단에는 공통 소스 라인이 연결되는 복수의 채널 라인들, 상기 복수의 채널 라인들을 교차하는 복수의 스트링 선택 라인들, 복수의 워드 라인들 및 접지 선택 라인을 포함하며, 상기 복수의 채널 라인들은 각각 메모리 스트링을 정의하는 3 차원 비휘발성 메모리 소자의 프로그래밍 방법으로서, 상기 스트링 선택 라인들에 소정 전압을 인가하여 선택된 메모리 층에 포함된 적어도 하나 이상의 스트링 선택 트랜지스터를 모두 턴온시키고, 비선택된 메모리 층에 포함된 적어도 하나 이상의 스트링 선택 트랜지스터 중 적어도 하나 이상을 턴오프시킴으로써 상기 복수의 메모리 층들 중 어느 하나의 메모리 층을 선택하는 단계; 및상기 선택된 메모리 층의 메모리 스트링들 중 선택된 메모리 스트링의 선택된 메모리 셀을 프로그래밍하기 위해, 상기 선택된 메모리 스트링의 비트 라인에는 프로그래밍 전압을 인가하고 비선택된 메모리 스트링의 비트 라인에는 상기 프로그래밍 전압보다는 높은 프로그램 금지 전압을 인가하며, 상기 선택된 메모리 셀에 결합된 워드 라인에는 프로그래밍 전압을 인가하는 프로그래밍 방법
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제 15 항에 있어서, 상기 프로그래밍 전압은 접지 전압인 프로그래밍 방법
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제 15 항에 있어서,상기 프로그램 금지 전압은 공통 컬렉터 전압인 프로그래밍 방법
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제 15 항에 있어서,상기 복수의 메모리 층들 비선택된 메모리 층의 공통 소스 라인에는 공통 컬렉터 전압이 인가되는 프로그래밍 방법
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제 15 항에 있어서, 상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 프로그래밍 방법
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제 15 항에 있어서,상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 프로그래밍 방법
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