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3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법(Method of initializing and programing 3 dimensional non-volatile memory device)
- 기술번호 : KST2017007808
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법에 관한 것이다. 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자의 초기화 방법은, 복수의 메모리 층들 중 선택된 메모리 층의 선택된 스트링 선택 라인에 제 1 프로그램 전압을 인가하는 제 1 프로그래밍 단계; 상기 선택된 스트링 선택 라인에 결합된 스트링 선택 트랜지스터들의 문턱 값이 타겟 값에 도달했는지 여부를 판정하는 검증 단계; 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하여, 프로그램된 스트링 선택 트랜지스터들이 결합된 각 메모리 스트링의 메모리 셀 트랜지스터를 소정의 문턱 값을 갖도록 선택적으로 프로그래밍하는 스크리닝 트랜지스터의 프로그래밍 단계; 및 상기 프로그래밍된 메모리 셀 트랜지스터를 스크리닝 트랜지스터로서 이용하고, 상기 선택된 스트링 선택 라인에 제 2 프로그램 전압을 인가함으로써, 상기 검증 단계에서 판별된 비프로그래밍된 스트링 선택 트랜지스터를 선택적으로 프로그래밍하는 제 2 프로그래밍 단계를 포함한다. |
|---|---|
| Int. CL | G11C 16/20 (2016.01.14) G11C 16/10 (2016.01.14) G11C 16/34 (2016.01.14) G11C 16/14 (2016.01.14) |
| CPC | G11C 16/20(2013.01) G11C 16/20(2013.01) G11C 16/20(2013.01) G11C 16/20(2013.01) G11C 16/20(2013.01) |
| 출원번호/일자 | 1020150155418 (2015.11.05) |
| 출원인 | 에스케이하이닉스 주식회사, 서울대학교산학협력단 |
| 등록번호/일자 | |
| 공개번호/일자 | 10-2017-0053087 (2017.05.15) 문서열기 |
| 공고번호/일자 | |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 공개 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2020.09.08) |
| 심사청구항수 | 30 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 에스케이하이닉스 주식회사 | 대한민국 | 경기도 이천시 |
| 2 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박병국 | 대한민국 | 서울특별시 서초구 |
| 2 | 권대웅 | 대한민국 | 서울특별시 서초구 |
| 3 | 김도빈 | 대한민국 | 서울특별시 관악구 |
| 4 | 이상호 | 대한민국 | 서울특별시 동작구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 김권석 | 대한민국 | 서울특별시 서초구 논현로**, B동 *층(양재동, 삼호물산빌딩)(아이피맥스특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 최종권리자 정보가 없습니다 | |||
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2015.11.05 | 수리 (Accepted) | 1-1-2015-1080196-27 |
| 2 | 보정요구서 Request for Amendment |
2015.11.12 | 발송처리완료 (Completion of Transmission) | 1-5-2015-0172284-97 |
| 3 | [출원서등 보정]보정서 [Amendment to Patent Application, etc.] Amendment |
2015.12.11 | 수리 (Accepted) | 1-1-2015-1214401-58 |
| 4 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 6 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 7 | [심사청구]심사청구서·우선심사신청서 |
2020.09.08 | 수리 (Accepted) | 1-1-2020-0951077-27 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 복수의 메모리 층들을 포함하고, 각각의 메모리 층은 일단에 각각의 비트 라인이 연결되고, 타단에는 공통 소스 라인이 연결되는 복수의 채널 라인들, 상기 복수의 채널 라인들의 상기 일단으로부터 타단까지 상기 복수의 채널 라인들을 교차하는 하나 이상의 더미 스트링 선택 라인, 복수의 스트링 선택 라인들, 복수의 워드 라인들 및 접지 선택 라인을 포함하며, 상기 더미 스트링 선택 라인, 상기 복수의 스트링 선택 라인들, 상기 복수의 워드 라인들 및 상기 접지 선택 라인에 각각 결합되는 메모리 스트링들을 포함하는 3 차원 비휘발성 메모리 소자의 상기 스트링 선택 트랜지스터들의 초기화 방법으로서, 상기 복수의 메모리 층들 중 선택된 메모리 층 내의 선택된 스트링 선택 라인에 제 1 프로그램 전압을 인가하는 제 1 프로그래밍 단계;상기 선택된 스트링 선택 라인에 결합된 스트링 선택 트랜지스터들의 문턱 값이 타겟 값에 도달했는지 여부를 판정하여 프로그램된 스트링 선택 트랜지스터와 비프로그램된 스트링 선택 트랜지스터를 검출하는 검증 단계;상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하여, 상기 프로그램된 스트링 선택 트랜지스터들이 결합된 메모리 스트링의 메모리 셀 트랜지스터를 소정의 문턱 값을 갖도록 프로그래밍하는 스크리닝 트랜지스터의 프로그래밍 단계; 및스크리닝 트랜지스터로서 상기 프로그래밍된 메모리 셀 트랜지스터를 이용하여 상기 비프로그래밍된 스트링 선택 트랜지스터의 채널 라인을 프로그램 금지시키고, 상기 선택된 스트링 선택 라인에 제 2 프로그램 전압을 인가함으로써, 상기 상기 비프로그래밍된 스트링 선택 트랜지스터를 선택적으로 프로그래밍하는 제 2 프로그래밍 단계를 포함하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 2 |
2 제 1 항에 있어서, 상기 제 1 프로그래밍 단계, 상기 검증 단계, 및 상기 제 2 프로그래밍 단계는, ISPP(incremental step pulse programming) 모드에 기반하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 3 |
3 제 1 항에 있어서,상기 제 1 프로그래밍 단계 이전에, 상기 복수의 스트링 선택 라인들에 결합된 복수의 스트링 선택 트랜지스터들, 및 상기 복수의 워드 라인들에 결합된 복수의 메모리 셀 트랜지스터들을 소거하는 소거 단계를 더 수행하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 4 |
4 제 1 항에 있어서,상기 검증 단계는 상기 비트 라인들에 센싱 전압을 인가하고, 상기 비선택 메모리 층들의 공통 소스 라인에는 상기 센싱 전압과 동일한 전압이 인가되는 스트링 선택 트랜지스터들의 초기화 방법 |
| 5 |
5 제 1 항에 있어서, 상기 스크리닝 트랜지스터의 프로그래밍 단계는, 상기 선택된 워드 라인에 인가된 프로그램 전압에 의해 상기 비프로그래밍된 스트링 선택 트랜지스터의 메모리 스트링에 채널 전위 부스팅이 유도되어 프로그램된 스트링 선택 트랜지스터의 메모리 스트링의 메모리 셀 트랜지스터는 프로그램되지 않는 스트링 선택 트랜지스터들의 초기화 방법 |
| 6 |
6 제 5 항에 있어서, 상기 비프로그래밍된 스트링 선택 트랜지스터가 결합된 비트 라인에는 공통 컬렉터 전압 이상의 전압을 인가하고, 프로그래밍된 스트링 선택 트랜지스터가 결합된 비트 라인에는 접지 신호를 인가하여, 상기 비프로그래밍된 스트링 선택 트랜지스터가 결합된 메모리 스트링에 상기 채널 전위 부스팅을 유도하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 7 |
7 제 1 항에 있어서,상기 제 2 프로그래밍 단계는, 상기 선택된 메모리 층의 공통 소스 라인은 접지하고, 비선택 메모리 층의 공통 소스 라인에는 공통 컬렉터 전압을 인가하고, 상기 비트 라인들에는 공통 컬렉터 전압을 인가하여 상기 비선택된 메모리 층의 메모리 스트링들의 채널 라인들을 전기적으로 플로팅시키는 스트링 선택 트랜지스터들의 초기화 방법 |
| 8 |
8 제 1 항에 있어서,상기 제 2 프로그래밍 단계는, 상기 프로그래밍된 메모리 셀 트랜지스터가 결합된 선택된 워드 라인에 상기 프로그래밍된 메모리 셀 트랜지스터의 문턱 값보다 작은 전압을 인가하고, 상기 선택된 스트링 선택 라인에 상기 제 2 프로그램 전압을 인가함으로써, 상기 비프로그로밍된 스트링 선택 트랜지스터가 선택적으로 프로그래밍되는 스트링 선택 트랜지스터들의 초기화 방법 |
| 9 |
9 제 1 항에 있어서, 상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 스트링 선택 트랜지스터들의 초기화 방법 |
| 10 |
10 제 1 항에 있어서,상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 11 |
11 복수의 메모리 층들을 포함하고, 각각의 메모리 층은 일단에 각각의 비트 라인이 연결되고, 타단에는 공통 소스 라인이 연결되는 복수의 채널 라인들, 상기 복수의 채널 라인들의 상기 일단으로부터 타단까지 상기 복수의 채널 라인들을 교차하는 하나 이상의 더미 스트링 선택 라인, 복수의 스트링 선택 라인들, 복수의 워드 라인들 및 접지 선택 라인을 포함하며, 상기 더미 스트링 선택 라인, 상기 복수의 스트링 선택 라인들, 상기 복수의 워드 라인들 및 상기 접지 선택 라인에 각각 결합되는 메모리 스트링들을 포함하는 3 차원 비휘발성 메모리 소자의 상기 스트링 선택 트랜지스터들의 초기화 방법으로서, 상기 복수의 메모리 층들 중 선택된 메모리 층의 선택된 스트링 선택 라인에 제 1 프로그램 전압을 인가하는 제 1 프로그래밍 단계;상기 선택된 스트링 선택 라인에 결합된 스트링 선택 트랜지스터들의 문턱 값이 타겟 값에 도달했는지 여부를 판정하는 검증 단계;상기 검증 단계에 의해 검출된 비프로그래밍된 스트링 선택 트랜지스터가 결합된 비트 라인에는 공통 컬렉터 전압 이상의 전압을 인가하고, 프로그래밍된 스트링 선택 트랜지스터가 결합된 비트 라인에는 접지 신호를 인가하며, 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하여, 상기 비프로그래밍된 스트링 선택 트랜지스터가 결합된 메모리 스트링에 상기 채널 전위 부스팅을 유도함으로써, 상기 프로그램된 스트링 선택 트랜지스터들의 메모리 스트링 내의 메모리 셀 트랜지스터를 소정의 문턱 값을 갖도록 프로그래밍하고 상기 비프로그램된 스트링 선택 트랜지스터의 메모리 스트링 내의 메모리 셀 트랜지스터는 프로그래밍하지 않는 스크리닝 트랜지스터의 프로그래밍 단계; 및상기 스크리닝 트랜지스터를 턴오프시키고, 상기 비프로그램된 메모리 상기 선택된 스트링 선택 라인에 제 2 프로그램 전압을 인가함으로써, 상기 비프로그램된 스트링 선택 트랜지스터를 선택적으로 프로그래밍하는 제 2 프로그래밍 단계를 포함하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 12 |
12 제 11 항에 있어서, 상기 제 1 프로그래밍 단계, 상기 검증 단계, 및 상기 제 2 프로그래밍 단계는, ISPP(incremental step pulse programming) 모드에 기반하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 13 |
13 제 11 항에 있어서,상기 제 1 프로그래밍 단계 이전에, 상기 복수의 스트링 선택 트랜지스터들, 및 복수의 메모리 셀 트랜지스터들을 소거하는 소거 단계를 더 수행하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 14 |
14 제 11 항에 있어서,상기 검증 단계는 상기 비트 라인들에 센싱 전압을 인가하고, 상기 비선택 메모리 층들의 공통 소스 라인에는 상기 센싱 전압과 동일한 전압이 인가되는 스트링 선택 트랜지스터들의 초기화 방법 |
| 15 |
15 제 11 항에 있어서,상기 제 2 프로그래밍 단계는, 상기 선택된 메모리 층의 공통 소스 라인은 접지하고, 비선택 메모리 층의 공통 소스 라인에는 공통 컬렉터 전압을 인가하고, 상기 비트 라인들에는 공통 컬렉터 전압을 인가하여 상기 비선택된 메모리 층의 메모리 스트링들의 채널 라인들을 전기적으로 플로팅시키는 스트링 선택 트랜지스터들의 초기화 방법 |
| 16 |
16 제 11 항에 있어서, 상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 스트링 선택 트랜지스터들의 초기화 방법 |
| 17 |
17 제 1 항에 있어서,상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 18 |
18 복수의 메모리 층들을 포함하고, 각각의 메모리 층은 일단에 각각의 비트 라인이 연결되고, 타단에는 공통 소스 라인이 연결되는 복수의 채널 라인들, 상기 복수의 채널 라인들의 상기 일단으로부터 타단까지 상기 복수의 채널 라인들을 교차하는 하나 이상의 더미 스트링 선택 라인, 복수의 스트링 선택 라인들, 복수의 워드 라인들, 더미 접지 라인 및 접지 선택 라인을 포함하며, 상기 더미 스트링 선택 라인, 상기 복수의 스트링 선택 라인들, 상기 복수의 워드 라인들, 상기 더미 접지 라인 및 상기 접지 선택 라인에 각각 결합되는 메모리 스트링들을 포함하는 3 차원 비휘발성 메모리 소자의 상기 스트링 선택 트랜지스터들의 초기화 방법으로서, 상기 복수의 메모리 층들 중 선택된 메모리 층의 선택된 스트링 선택 라인에 제 1 프로그램 전압을 인가하는 제 1 프로그래밍 단계;상기 선택된 스트링 선택 라인에 결합된 스트링 선택 트랜지스터들의 문턱 값이 타겟 값에 도달했는지 여부를 판정하는 검증 단계;상기 검증 단계에 의해 검출된 비프로그래밍된 스트링 선택 트랜지스터가 결합된 비트 라인에는 공통 컬렉터 전압 이상의 전압을 인가하고, 프로그래밍된 스트링 선택 트랜지스터가 결합된 비트 라인에는 접지 신호를 인가하며, 상기 더미 접지 라인에 프로그램 전압을 인가하여, 상기 비프로그래밍된 스트링 선택 트랜지스터의 메모리 스트링에 상기 채널 전위 부스팅을 유도함으로써, 상기 프로그램된 스트링 선택 트랜지스터들의 메모리 스트링 내의 더미 접지 트랜지스터를 소정의 문턱 값을 갖도록 프로그래밍하고 상기 비프로그램된 스트링 선택 트랜지스터의 메모리 스트링 내의 더미 접지 트랜지스터는 프로그래밍하지 않는 스크리닝 트랜지스터의 프로그래밍 단계; 및상기 스크리닝 트랜지스터를 턴오프시키고, 상기 비프로그램된 메모리 상기 선택된 스트링 선택 라인에 제 2 프로그램 전압을 인가함으로써, 상기 비프로그램된 스트링 선택 트랜지스터를 선택적으로 프로그래밍하는 제 2 프로그래밍 단계를 포함하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 19 |
19 제 18 항에 있어서, 상기 제 1 프로그래밍 단계, 상기 검증 단계, 및 상기 제 2 프로그래밍 단계는, ISPP(incremental step pulse programming) 모드에 기반하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 20 |
20 제 18 항에 있어서,상기 제 1 프로그래밍 단계 이전에, 상기 복수의 스트링 선택 라인들에 결합된 복수의 스트링 선택 트랜지스터들 및 상기 더미 접지 라인에 결합된 접지 트랜지스터를 소거하는 소거 단계를 더 수행하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 21 |
21 제 18 항에 있어서,상기 검증 단계는 상기 비트 라인들에 센싱 전압을 인가하고, 상기 비선택 메모리 층들의 공통 소스 라인에는 상기 센싱 전압과 동일한 전압이 인가되는 스트링 선택 트랜지스터들의 초기화 방법 |
| 22 |
22 제 18 항에 있어서,상기 제 2 프로그래밍 단계는, 상기 선택된 메모리 층의 공통 소스 라인은 접지하고, 비선택 메모리 층의 공통 소스 라인에는 공통 컬렉터 전압을 인가하고, 상기 비트 라인들에는 공통 컬렉터 전압을 인가하여 상기 비선택된 메모리 층의 메모리 스트링들의 채널 라인들을 전기적으로 플로팅시키는 스트링 선택 트랜지스터들의 초기화 방법 |
| 23 |
23 제 18 항에 있어서, 상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 스트링 선택 트랜지스터들의 초기화 방법 |
| 24 |
24 제 18 항에 있어서,상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 스트링 선택 트랜지스터들의 초기화 방법 |
| 25 |
25 복수의 메모리 층들을 포함하고, 각각의 메모리 층은 일단에 각각의 비트 라인이 연결되고, 타단에는 공통 소스 라인이 연결되는 복수의 채널 라인들, 상기 복수의 채널 라인들의 상기 일단으로부터 타단까지 상기 복수의 채널 라인들을 교차하는 하나 이상의 더미 스트링 선택 라인, 복수의 스트링 선택 라인들, 복수의 워드 라인들, 및 접지 선택 라인을 포함하며, 상기 더미 스트링 선택 라인, 상기 복수의 스트링 선택 라인들, 상기 복수의 워드 라인들, 상기 접지 선택 라인에 결합되는 메모리 스트링들을 포함하는 3 차원 비휘발성 메모리 소자의 상기 스트링 선택 트랜지스터들의 프로그래밍 방법으로서, 상기 복수의 메모리 층들 중 어느 하나의 메모리 층을 선택하는 단계; 및상기 선택된 메모리 층의 메모리 스트링들 중 선택된 메모리 스트링의 선택된 메모리 셀을 프로그래밍하기 위해, 상기 선택된 메모리 스트링의 비트 라인에는 제 1 프로그래밍 전압을 인가하고 비선택된 다른 비트 라인에는 상기 제 1 프로그래밍 전압보다는 높은 프로그램 금지 전압을 인가하며, 상기 선택된 메모리 셀에 결합된 워드 라인에 프로그래밍 전압을 인가하는 3 차원 비휘발성 메모리 소자의 프로그래밍 방법 |
| 26 |
26 제 25 항에 있어서, 상기 제 1 프로그래밍 전압은 접지인 3 차원 비휘발성 메모리 소자의 프로그래밍 방법 |
| 27 |
27 제 25 항에 있어서,상기 프로그램 금지 전압은 공통 컬렉터 전압인 3 차원 비휘발성 메모리 소자의 프로그래밍 방법 |
| 28 |
28 제 25 항에 있어서,상기 복수의 메모리 층들 비선택된 메모리 층의 공통 소스 라인에는 공통 컬렉터 전압이 인가되는 3 차원 비휘발성 메모리 소자의 프로그래밍 방법 |
| 29 |
29 제 25 항에 있어서, 상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 3 차원 비휘발성 메모리 소자의 프로그래밍 방법 |
| 30 |
30 제 25 항에 있어서,상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 3 차원 비휘발성 메모리 소자의 프로그래밍 방법 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US09947413 | US | 미국 | FAMILY |
| 2 | US10074435 | US | 미국 | FAMILY |
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DOCDB 패밀리 정보
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US10074435 | US | 미국 | DOCDBFAMILY |
| 2 | US2017133095 | US | 미국 | DOCDBFAMILY |
| 3 | US2018197615 | US | 미국 | DOCDBFAMILY |
| 4 | US9947413 | US | 미국 | DOCDBFAMILY |
| 국가 R&D 정보가 없습니다. |
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| 등록사항 정보가 없습니다 |
|---|
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2015.11.05 | 수리 (Accepted) | 1-1-2015-1080196-27 |
| 2 | 보정요구서 | 2015.11.12 | 발송처리완료 (Completion of Transmission) | 1-5-2015-0172284-97 |
| 3 | [출원서등 보정]보정서 | 2015.12.11 | 수리 (Accepted) | 1-1-2015-1214401-58 |
| 4 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 5 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 6 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 7 | [심사청구]심사청구서·우선심사신청서 | 2020.09.08 | 수리 (Accepted) | 1-1-2020-0951077-27 |
| 8 | 출원인정보변경(경정)신고서 | 2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1345244333 |
|---|---|
| 세부과제번호 | 21A20131612805 |
| 연구과제명 | 창의정보기술 인재양성사업단 |
| 성과구분 | 출원 |
| 부처명 | 교육부 |
| 연구관리전문기관명 | |
| 연구주관기관명 | |
| 성과제출연도 | 2015 |
| 연구기간 | 201309~202008 |
| 기여율 | 1 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | IT(정보기술) |
특허성과
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