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입력 단자와 연결되어 구동하는 제1 트랜지스터, 및 출력 단자와 연결되어 구동하는 제2 트랜지스터를 포함하는 차동 회로;제1 전원 전압 라인과 상기 제1 트랜지스터의 드레인 노드 사이, 및 상기 제1 전원 전압 라인과 상기 제2 트랜지스터의 드레인 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제1 바이어스 회로;상기 제1 전원 전압 라인과 상기 제1 트랜지스터의 드레인 노드 사이, 및 상기 제1 전원 전압 라인과 상기 출력 단자 사이에, 각각 접속된 트랜지스터들을 포함하는 제1 전류 미러;상기 제1 전원 전압 라인과 상기 제1 노드 사이, 및 상기 제1 전원 전압 라인과 상기 제2 트랜지스터의 드레인 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제2 전류 미러;상기 제1 노드 및 제2 전원 전압 라인 사이, 및 상기 출력 단자 및 상기 제2 전원 전압 라인 사이에, 각각 접속된 트랜지스터들을 포함하는 제3 전류 미러; 및상기 제1 트랜지스터의 드레인 노드와 제3 전원 전압 라인 사이, 및 상기 제2 트랜지스터의 드레인 노드와 상기 제3 전원 전압 라인 사이에, 각각 직렬로 접속된 트랜지스터들을 포함하는 복수의 바이어스 회로를 포함하는 슬루 부스트 클램프 회로
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제1 항에 있어서, 상기 제1 트랜지스터의 소스 노드와 제3 전원 전압 라인, 및 상기 제2 트랜지스터의 소스 노드와 상기 제3 전원 전압 라인 사이에 접속된 바이어스 정전류원을 더 포함하는 슬루 부스트 클램프 회로
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3
제1 항에 있어서, 상기 제1 바이어스 회로의 트랜지스터들은, 제1 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제1 도전형인 것을 포함하는 슬루 부스트 클램프 회로
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4
제1 항에 있어서, 상기 제1 전류 미러의 트랜지스터들은, 상기 제1 트랜지스터의 드레인 노드와 공통 접속되는 게이트를 갖고, 제1 도전형인 것을 포함하는 슬루 부스트 클램프 회로
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제1 항에 있어서, 상기 제2 전류 미러의 트랜지스터들은, 상기 제2 트랜지스터의 드레인 노드와 공통 접속되는 게이트를 갖고, 제1 도전형인 것을 포함하는 슬루 부스트 클램프 회로
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6
제1 항에 있어서, 상기 제3 전류 미러의 트랜지스터들은, 상기 제1 노드와 공통 접속되는 게이트를 갖고, 제2 도전형인 것을 포함하고, 상기 제2 전원 전압 라인은 접지를 제공하는 것을 포함하는 슬루 부스트 클램프 회로
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7
제1 항에 있어서, 상기 복수의 바이어스 회로는, 상기 제1 트랜지스터의 드레인 노드와 제2 노드 사이, 및 상기 제2 트랜지스터의 드레인 노드와 상기 출련 단자 사이에, 각각 접속된 트랜지스터들을 포함하는 제2 바이어스 회로;상기 제2 노드와 제3 노드 사이, 및 상기 출력 단자와 제4 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제3 바이어스 회로; 및상기 제3 노드와 상기 제3 전원 전압 라인 사이 및 상기 제4 노드와 상기 제3 전원 전압 라인 사이에, 각각 접속된 트랜지스터들을 포함하는 제4 바이어스 회로를 포함하는 슬루 부스트 클램프 회로
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8
제7 항에 있어서, 상기 제2 바이어스 회로의 트랜지스터들은, 제2 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제1 도전형인 것을 포함하는 슬루 부스트 회로
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9
제7 항에 있어서, 상기 제3 바이어스 회로의 트랜지스터들은, 제3 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제2 도전형인 것을 포함하는 슬르 부스트 회로
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10
제7 항에 있어서, 상기 제4 바이어스 회로의 트랜지스터들은, 상기 제2 노드에 공통 접속되는 게이트를 갖고, 제2 도전형인 것을 포함하고, 상기 제3 전원 전압 라인은 접지를 제공하는 것을 포함하는 슬루 부스트 클램프 회로
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