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반도체 기판을 텍스쳐링하는 방법과, 이 방법에 의해 제조된 반도체 기판, 그리고, 이러한 반도체 기판을 포함하는 태양 전지

  • 기술번호 : KST2019011285
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 기판을 텍스쳐링하는 방법과, 이 방법에 의해 제조된 반도체 기판, 그리고, 이러한 반도체 기판을 포함하는 태양 전지를 개시하고 있다. 본 발명의 일실시예는, 반도체 기판 상에 금속 나노 입자를 형성하는 금속 나노 입자 형성 단계와, 상기 반도체 기판을 에칭하는 제1 식각 단계와, 상기 금속 나노 입자를 제거하는 금속 나노 입자 제거 단계, 그리고, 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 제2 식각 단계를 포함하는 반도체 기판을 텍스쳐링하는 방법을 제공한다.
Int. CL H01L 31/0236 (2006.01.01) H01L 31/18 (2006.01.01) H01L 21/311 (2006.01.01) H01L 21/02 (2006.01.01)
CPC H01L 31/02366(2013.01) H01L 31/02366(2013.01) H01L 31/02366(2013.01) H01L 31/02366(2013.01) H01L 31/02366(2013.01)
출원번호/일자 1020170117578 (2017.09.14)
출원인 한국과학기술연구원
등록번호/일자 10-1919487-0000 (2018.11.12)
공개번호/일자
공고번호/일자 (20181119) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.09.14)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 이도권 대한민국 서울특별시 성북구
2 김인호 대한민국 서울특별시 성북구
3 김원목 대한민국 서울특별시 성북구
4 박종극 대한민국 서울특별시 성북구
5 이택성 대한민국 서울특별시 성북구
6 정두석 대한민국 서울특별시 성북구
7 이현승 대한민국 서울특별시 성북구
8 정증현 대한민국 서울특별시 성북구

대리인

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번호 이름 국적 주소
1 특허법인 티앤아이 대한민국 서울특별시 송파구 법원로 ***, A동 ****호(문정동, 엠스테이트)

최종권리자

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번호 이름 국적 주소
1 한국과학기술연구원 서울특별시 성북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2017.09.14 수리 (Accepted) 1-1-2017-0892704-46
2 선행기술조사의뢰서
Request for Prior Art Search		 2017.11.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2018.01.09 수리 (Accepted) 9-1-2018-0001976-82
4 의견제출통지서
Notification of reason for refusal		 2018.05.18 발송처리완료 (Completion of Transmission) 9-5-2018-0340132-75
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2018.07.16 수리 (Accepted) 1-1-2018-0695732-38
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2018.07.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0695733-84
7 등록결정서
Decision to grant		 2018.11.08 발송처리완료 (Completion of Transmission) 9-5-2018-0760219-88
8 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2018.12.21 수리 (Accepted) 1-1-2018-1292321-14
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번호 청구항
1 1
삭제
2 2
반도체 기판 상에 금속 나노 입자를 형성하는 금속 나노 입자 형성 단계;상기 반도체 기판을 에칭하는 제1 식각 단계; 상기 금속 나노 입자를 제거하는 금속 나노 입자 제거 단계; 및상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 제2 식각 단계를 포함하되,상기 금속 나노 입자 형성 단계 이전에, 상기 반도체 기판 상에 유전체 박막을 증착하는 유전체 박막 증착 단계를 더 포함하고, 상기 금속 나노 입자 형성 단계는, 상기 유전체 박막 상에 상기 금속 나노 입자를 형성하는 단계이고, 상기 제1 식각 단계는, 상기 유전체 박막 및 상기 반도체 기판을 에칭하여 상기 유전체 박막을 상기 반도체 기판 상에 패터닝하는 단계이며, 상기 금속 나노 입자 제거 단계는, 상기 유전체 박막 상에 형성된 상기 금속 나노 입자를 제거하는 단계이고, 상기 제2 식각 단계는, 상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 단계이며,상기 금속 나노 입자 형성 단계는, 금속 나노 대입자와 상기 금속 나노 대입자보다 크기가 작은 금속 나노 소입자가 동시에 성장하는 바이모달(bimodal) 성장 과정을 포함하는 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
3 3
제2항에 있어서,상기 반도체 기판은 결정질 실리콘 웨이퍼로 형성되고,상기 제2 식각 단계는,상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여, 피라미드 또는 타원 홀 형상을 지닌 실리콘 나노 구조체를 형성하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
4 4
제2항에 있어서,상기 제2 식각 단계는,상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하되,상기 나노 구조체의 깊이를 100nm 내지 1000nm로 형성하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
5 5
제2항에 있어서,상기 유전체 박막은, 실리콘계 질화물, 실리콘계 산화물, 실리콘 산화 질화물 또는 알루미늄계 산화물로 이루어지고, 단층 또는 다층 박막 형태인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
6 6
제2항에 있어서,상기 유전체 박막의 두께는 50nm 내지 400nm인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
7 7
제2항에 있어서,상기 금속 나노 입자는 융점이 250ºC 이하인 In, sn 또는 In과 Sn의 합금으로 형성되고,상기 금속 나노 입자 형성 단계는,열처리 없이 상온에서 상기 유전체 박막 상에 상기 금속 나노 입자를 형성하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
8 8
제2항에 있어서,상기 금속 나노 입자의 공칭 두께는 50nm 내지 200nm 인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
9 9
삭제
10 10
제2항에 있어서,상기 바이모달 성장 과정을 통해 생성된 상기 금속 나노 소입자의 크기는 상기 금속 나노 대입자 크기의 0% 초과50% 이하이고, 상기 금속 나노 대입자의 평균 직경은 0nm 초과 1000nm 이하인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
11 11
제2항에 있어서,상기 제1 식각 단계는,상기 유전체 박막 및 상기 반도체 기판을 에칭하여 상기 유전체 박막을 상기 반도체 기판 상에 패터닝하되,상기 유전체 박막 및 상기 반도체 기판을 100nm 내지 500nm의 깊이로 에칭하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
12 12
제2항에 있어서,상기 제2 식각 단계는,상기 제1 식각 단계에서 패터닝 된 유전체 박막과 불화수소, 질산, 아세트산 및 인산 중 어느 하나 또는 둘 이상이 혼합된 용액을 이용하여 상기 반도체 기판을 습식 에칭하고, 타원 홀 형상의 나노 구조체를 형성하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법
13 13
제2항에 따라 제조된 것을 특징으로 하는 반도체 기판
14 14
제13항의 반도체 기판을 포함하는 것을 특징으로 하는 태양 전지
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1 WO2019054555 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 한국과학기술연구원 신재생에너지핵심기술개발 이온주입법을 이용한 고효율 결정형 실리콘 태양전지용 두께 50 미크론이하 초박형 웨이퍼 제조기술 개발
2 산업통상자원부 울산과학기술원 신재생에너지핵심기술개발 고효율(≥25%) 결정질 Si/Perovskite 모노리식 텐덤 태양전지 기술개발
3 산업통상자원부 한국과학기술연구원 신재생에너지핵심기술개발 도심 태양광발전을 위한 투광도 30% 이상 효율 11%급 창호형 컬러 CIGS 박막태양전지 단일집적모듈 (25 cm2) 핵심기술개발