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반도체 기판;상기 기판에 불순물을 도핑하여 형성되는 제1 활성 영역;상기 기판에 상기 불순물을 도핑하여 형성되며, 상기 제1 활성 영역과 특정 간격만큼 이격되어 위치하는 제2 활성 영역;상기 기판 상에서 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 형성되며, 상기 제1 활성 영역 또는 상기 제2 활성 영역과 일부 중첩되어 인접하는 게이트;상기 제1 활성 영역 상에 형성되는 제1 유전층;상기 제2 활성 영역 상에 형성되는 제2 유전층;상기 제1 유전층 상에 형성되는 제1 금속 컨택; 그리고상기 제2 유전층 상에 형성되는 제2 금속 컨택을 포함하고,상기 제1 활성 영역 또는 상기 제2 활성 영역 중 적어도 하나는 5x1017cm-3 내지 5x1018cm-3 사이의 농도로 도핑되고,상기 제1 유전층 및 상기 제2 유전층은 ZnO로 구성되는,반도체 메모리 소자
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제1항에 있어서,상기 제1 금속 컨택 및 상기 제2 금속 컨택은 Ti, TiN 및 TaN 중 하나로 구성되는 반도체 메모리 소자
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제1항에 있어서,상기 게이트가 매립 게이트인 경우, 상기 제1 활성 영역 및 상기 활성 영역 사이에 게이트 트렌치가 형성되고, 상기 게이트 트렌치의 하부에 상기 게이트가 형성되고, 상기 기판과 상기 게이트 사이에 게이트 절연막이 형성되는 반도체 메모리 소자
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제1항에 있어서,상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 형성되는 복수의 활성 영역들을 더 포함하되,상기 게이트는 상기 제1 활성 영역과 중첩되는 제1 게이트 및 상기 제2 활성 영역과 중첩되는 제2 게이트를 포함하는 반도체 메모리 소자
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제1항에 있어서,상기 제1 유전층 및 상기 제2 유전층은 원자층 증착 공정(ALD)을 통해 형성되는 반도체 메모리 소자
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제1항에 있어서,상기 제1 활성 영역 또는 상기 제2 활성 영역 중 적어도 하나의 도핑 농도는 상기 제1 유전층 또는 상기 제2 유전층의 두께에 따라 조절되는 컨택 저항의 임계값에 기초하여 결정되는 반도체 메모리 소자
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반도체 기판;상기 기판에 불순물을 도핑하여 형성되는 제1 활성 영역;상기 기판에 상기 불순물을 도핑하여 형성되며, 상기 제1 활성 영역과 특정 간격만큼 이격되어 위치하는 제2 활성 영역;상기 기판 상에서 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 형성되며, 상기 제1 활성 영역 또는 상기 제2 활성 영역과 일부 중첩되어 인접하는 게이트;상기 제1 활성 영역 상에 형성되는 유전층;상기 유전층 상에 형성되는 제1 금속 컨택; 및상기 제2 활성 영역 상에 형성되는 제2 금속 컨택을 포함하고,상기 제1 활성 영역은 5x1017cm-3 내지 5x1018cm-3 사이의 농도로 도핑되고,상기 유전층은 ZnO로 구성되는,반도체 메모리 소자
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