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얇은 게이트 산화막을 통과하는 터널링에 대한 유효 게이트 산화막 두께 및 임계 게이트 산화막 두께 결정 방법

  • 기술번호 : KST2019021800
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 채널층, 상기 반도체 채널층 상에 위치한 게이트 산화막, 상기 게이트 산화막 상에 위치하는 게이트 전극을 포함하는 금속-산화물-반도체(MOS) 소자 중 특히 반도체/자체 산화막 계면(Ge/a-GeO2 또는 Si/a-SiO2)을 갖는 MOS 소자 구조에서 게이트 산화막의 터널링에 대한 유효 게이트 산화막 두께 및 임계 게이트 산화막 두께를 결정하는 방법이 제공된다. 유효 게이트 산화막 두께 결정 방법은 제일원리 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계; 상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고, 이를 바탕으로 상기 MOS 소자의 밴드갭 배열을 산출하는 단계; 및 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하는 단계를 포함한다.
Int. CL H01L 21/8234 (2006.01.01) H01L 21/02 (2006.01.01)
CPC H01L 21/823462(2013.01) H01L 21/823462(2013.01) H01L 21/823462(2013.01) H01L 21/823462(2013.01) H01L 21/823462(2013.01) H01L 21/823462(2013.01)
출원번호/일자 1020180070133 (2018.06.19)
출원인 한국과학기술연구원
등록번호/일자 10-2053331-0000 (2019.12.02)
공개번호/일자
공고번호/일자 (20191206) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.06.19)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 최정혜 서울특별시 성북구
2 고은정 서울특별시 성북구

대리인

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번호 이름 국적 주소
1 김 순 영 대한민국 서울특별시 종로구 종로*길 **, **층 케이씨엘특허법률사무소 (수송동, 석탄회관빌딩)
2 김영철 대한민국 서울특별시 종로구 종로*길 **, **층 케이씨엘특허법률사무소 (수송동, 석탄회관빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술연구원 서울특별시 성북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2018.06.19 수리 (Accepted) 1-1-2018-0599315-83
2 선행기술조사의뢰서
Request for Prior Art Search		 2019.04.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2019.08.23 발송처리완료 (Completion of Transmission) 9-6-2019-0093744-82
4 의견제출통지서
Notification of reason for refusal		 2019.09.01 발송처리완료 (Completion of Transmission) 9-5-2019-0629427-17
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2019.09.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0942216-53
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2019.09.16 수리 (Accepted) 1-1-2019-0942215-18
7 등록결정서
Decision to grant		 2019.11.21 발송처리완료 (Completion of Transmission) 9-5-2019-0842692-96
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번호 청구항
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반도체 채널층, 상기 반도체 채널층 상에 위치한 게이트 산화막, 상기 게이트 산화막 상에 위치하는 게이트 전극을 포함하는 MOS 소자의 임계 게이트 산화막 두께 결정 방법으로서, 상기 방법은 제일원리 계산 방법을 이용하여 생성된 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하고, 상기 밴드갭 배열로부터 가전자 대역 오프셋, 전도 대역 오프셋, 가전자 대역 오프셋 폭, 전도 대역 오프셋 폭을 결정하는 제1 단계; 상기 MOS 소자의 게이트 산화막의 두께를 증가시키면서 상기 제1 단계를 반복 수행하는 제2 단계; 및상기 MOS 소자의 게이트 산화막의 두께가 증가되더라도 상기 가전자 대역 오프셋 및 상기 전도 대역 오프셋이 더 이상 증가하지 않고 수렴하게 되는 유효 게이트 산화물의 두께를 임계 게이트 산화막 두께로 결정하는 제3 단계를 포함하는 임계 게이트 산화막 두께 결정 방법
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제6 항에 있어서, 상기 제1 단계는, 제일원리 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계;상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고, 이를 바탕으로 상기 MOS 소자의 밴드갭 배열을 산출하는 단계; 및상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하는 단계를 포함하는 임계 게이트 산화막 두께 결정 방법
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제7 항에 있어서, 상기 제2 단계는, 상기 게이트 산화막의 두께를 0
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제8 항에 있어서, 상기 제3 단계에서, 상기 가전자 대역 오프셋 폭 및 상기 전도 대역 오프셋 폭은 각각 미리 설정된 기준치 이상의 값을 나타내는 임계 게이트 산화막 두께 결정 방법
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제7 항에 있어서, 상기 제일원리 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계는, 밀도 범 함수 이론(density functional theory, DFT)을 기반으로 하는 제일원리 전자구조 계산 방법을 사용하며, 상기 게이트 산화막이 비정질 게이트 산화막인 경우, 비정질 산화물의 원자 구조 생성을 위해 제일원리 분자동력학 계산 방법이 더 고려되는 것을 포함하고, 상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고 상기 MOS 소자의 밴드갭 배열을 산출하는 단계는, 전자 구조 분석을 위해 전자간 상호작용을 추가적으로 고려한 국도 밀도 근사(LDA+U)가 사용하는 것을 포함하는 임계 게이트 산화막 두께 결정 방법
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패밀리정보가 없습니다
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1 산업통상자원부 한국과학기술연구원 전자정보디바이스산업원천기술개발 비 실리콘계 차세대 고성능 스위치소자용 재료설계 및 물성예측 기술