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제1 입력신호 및 제1 클록신호를 입력받고, 상기 제1 클록신호의 제1 에지에서 상기 제1 입력신호의 레벨로부터 천이된 제1 출력신호를 제1 출력단자로 발생시키고 상기 제1 클록신호의 제2 에지에서 상기 제1 출력신호의 레벨을 유지하는 제1 인버터;제2 입력신호 및 상기 제1 클록신호를 입력받고, 상기 제1 에지에서 상기 제2 입력신호의 레벨로부터 천이된 제2 출력신호를 제2 출력단자로 발생시키며, 상기 제2 에지에서 상기 제2 출력신호의 레벨을 유지하는 제2 인버터;상기 제1 출력단자의 신호 및 상기 제1 클록신호를 입력받고, 상기 제2 에지에서 상기 제1 출력단자의 신호 레벨로부터 천이된 제1 피드백신호를 출력하여 상기 제2 입력신호로서 피드백하고 상기 제1 에지에서 상기 제1 피드백신호의 레벨을 유지하는 제3 인버터;상기 제2 출력단자의 신호 및 상기 제1 클록신호를 직접 입력받고, 상기 제2 에지에서 상기 제2 출력단자의 신호 레벨로부터 천이된 제2 피드백신호를 출력하여 상기 제1 입력신호로서 피드백하며, 상기 제1 에지에서 상기 제2 피드백신호의 레벨을 유지하는 제4 인버터;입력을 반전시키는 기능을 각각 수행하는 제1반전부 및 제2반전부를 포함하되, 상기 제1반전부의 출력단에 상기 제2반전부의 입력단이 연결되고 상기 제2반전부의 출력단에 상기 제1반전부의 입력단이 연결되는 제1 서브 래치부; 및입력을 반전시키는 기능을 각각 수행하는 제3반전부 및 제4반전부를 포함하되, 상기 제3반전부의 출력단에 상기 제4반전부의 입력단이 연결되고 상기 제4반전부의 출력단에 상기 제3반전부의 입력단이 연결되는 제2 서브 래치부;를 포함하며,상기 제1 입력신호를 입력받는 상기 제1인버터의 입력단자와 상기 제1반전부의 입력단이 서로 연결되고, 상기 제2 입력신호를 입력받는 상기 제2인버터의 입력단자와 상기 제2반전부의 입력단이 서로 연결되고, 상기 제1 출력단자와 상기 제3반전부의 입력단이 서로 연결되고, 상기 제2 출력단자와 상기 제4반전부의 입력단이 서로 연결되며,상기 제1 인버터는, 순차적으로 연결된 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고,상기 제2 인버터는, 순차적으로 연결된 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고,상기 제3 인버터는, 순차적으로 연결된 제9 트랜지스터, 제10 트랜지스터, 제11 트랜지스터 및 제12 트랜지스터를 포함하고,상기 제4 인버터는, 순차적으로 연결된 제13 트랜지스터, 제14 트랜지스터, 제15 트랜지스터 및 제16 트랜지스터를 포함하고,상기 제1 및 제2 서브 래치부에 포함된 트랜지스터의 채널 폭은 상기 제1 내지 제4 인버터에 포함된 트랜지스터의 채널 폭의 10%와 30% 사이인 주파수 분주기
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제1항에 있어서,상기 제1 및 제4 트랜지스터의 게이트에는 상기 제2 피드백신호가 입력되고, 상기 제2 트랜지스터의 게이트에는 상기 제1 클록신호와 역위상을 갖는 제2 클록신호가 입력되며, 상기 제3 트랜지스터의 게이트에는 상기 제1 클록신호가 입력되고, 상기 제2 및 제3 트랜지스터의 연결단자에서는 상기 제1 출력단자의 신호가 출력되고,상기 제5 및 제8 트랜지스터의 게이트에는 상기 제1 피드백신호가 입력되고, 상기 제6 트랜지스터의 게이트에는 상기 제2 클록신호가 입력되며, 상기 제7 트랜지스터의 게이트에는 상기 제1 클록신호가 입력되고, 상기 제6 및 제7 트랜지스터의 연결단자에서는 상기 제2 출력단자의 신호가 출력되고,상기 제9 및 제12 트랜지스터의 게이트에는 상기 제1 출력단자의 신호가 입력되고, 상기 제10 트랜지스터의 게이트에는 상기 제1 클록신호가 입력되며, 상기 제11 트랜지스터의 게이트에는 상기 제2 클록신호가 입력되고, 상기 제10 및 제11 트랜지스터의 연결단자에서는 상기 제1 피드백신호가 출력되고,상기 제13 및 제16 트랜지스터의 게이트에는 상기 제2 출력단자의 신호가 입력되고, 상기 제14 트랜지스터의 게이트에는 상기 제1 클록신호가 입력되며, 상기 제15 트랜지스터의 게이트에는 상기 제2 클록신호가 입력되고, 상기 제14 및 제15 트랜지스터의 연결단자에서는 상기 제2 피드백신호가 출력되는 주파수 분주기
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