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듀얼 게이트 구조를 구비하는 산화물 반도체 트랜지스터 및 그 제조방법

  • 기술번호 : KST2019024952
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 산화물 반도체 트랜지스터 및 그 제조방법을 개시한다. 본 발명의 실시예에 따른 산화물 반도체 트랜지스터는 기판 상에 형성되는 제1 게이트 전극, 제1 게이트 전극 상에 용액 공정에 의해 형성되는 제1 게이트 절연막, 제1 게이트 절연막 일측에 형성되는 소스 전극 및 드레인 전극, 제1 게이트 절연막, 소스 전극 및 드레인 전극 상에 용액 공정에 의해 형성되는 산화물 반도체막, 산화물 반도체막 상에 용액 공정에 의해 형성되는 제2 게이트 절연막, 제2 게이트 절연막 일측에 소스 전극 및 드레인 전극과 각각 전기적으로 연결되는 픽셀 전극 및 제2 게이트 절연막 상에 형성되는 제2 게이트 전극을 포함하고, 제1 게이트 절연막, 산화물 반도체막 및 제2 게이트 절연막을 용액 공정으로 형성하며, 제2 게이트 전극을 소스 전극 및 드레인 전극 내에 1㎛ 이상의 오프셋을 가져 드레인 전류를 감소시켜 산화물 반도체 트랜지스터의 전기적 특성을 안정화시키는 것을 특징으로 한다.
Int. CL H01L 29/786 (2006.01.01) H01L 27/32 (2006.01.01)
CPC H01L 29/78645(2013.01) H01L 29/78645(2013.01) H01L 29/78645(2013.01) H01L 29/78645(2013.01) H01L 29/78645(2013.01) H01L 29/78645(2013.01) H01L 29/78645(2013.01)
출원번호/일자 1020160145338 (2016.11.02)
출원인 경희대학교 산학협력단
등록번호/일자 10-1842796-0000 (2018.03.21)
공개번호/일자
공고번호/일자 (20180328) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.11.02)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 경희대학교 산학협력단 대한민국 경기도 용인시 기흥구

발명자

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번호 이름 국적 주소
1 장진 대한민국 서울특별시 서초구
2 김태헌 대한민국 서울특별시 동대문구

대리인

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번호 이름 국적 주소
1 김연권 대한민국 서울특별시 송파구 법원로 ***, ****/****호(문정동, 문정대명벨리온)(시안특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 경희대학교 산학협력단 대한민국 경기도 용인시 기흥구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.11.02 수리 (Accepted) 1-1-2016-1072749-78
2 선행기술조사의뢰서
Request for Prior Art Search
2017.02.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2017.04.11 수리 (Accepted) 9-1-2017-0011843-63
4 의견제출통지서
Notification of reason for refusal
2017.06.30 발송처리완료 (Completion of Transmission) 9-5-2017-0458199-66
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.08.17 수리 (Accepted) 1-1-2017-0791369-52
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2017.08.17 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0791376-72
7 등록결정서
Decision to grant
2017.12.27 발송처리완료 (Completion of Transmission) 9-5-2017-0906977-13
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.19 수리 (Accepted) 4-1-2019-5164254-26
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판 상에 형성되는 제1 게이트 전극;상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막;상기 제1 게이트 절연막 일측에 형성되는 소스 전극 및 드레인 전극;상기 제1 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 용액 공정으로 형성되는 산화물 반도체막;상기 산화물 반도체막 상에 형성되는 제2 게이트 절연막; 상기 제2 게이트 절연막 일측에 형성되고, 상기 소스 전극 및 상기 드레인 전극과 각각 전기적으로 연결되는 픽셀 전극; 및상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극을 포함하고, 상기 소스 전극 및 상기 드레인 전극과 상기 제2 게이트 전극 사이의 비오버랩 영역인 오프셋을 조절하고, 상기 제2 게이트 절연막을 형성하기 위한 용액의 용매 pH를 조절하여, 산화물 반도체 트랜지스터의 전기적 특성을 제어하는 것을 특징으로 하는 산화물 반도체 트랜지스터
2 2
제1항에 있어서, 상기 오프셋은,상기 제2 게이트 전극의 일단과 상기 소스 전극 사이의 폭 및 상기 제2 게이트 전극의 타단과 상기 드레인 전극 사이의 폭 중 적어도 하나인 것을 특징으로 하는 산화물 반도체 트랜지스터
3 3
제1항에 있어서, 상기 제1 게이트 절연막이 용액 공정으로 형성되는 것을 특징으로 하는 산화물 반도체 트랜지스터
4 4
제1항에 있어서,상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압이 인가 되는 것을 특징으로 하는 산화물 반도체 트랜지스터
5 5
제1항에 있어서,상기 제1 게이트 절연막은 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrOx), 지르코늄 알루미늄 산화물 (ZrAlOx) 및 하프늄 산화물(HfOx) 중 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 산화물 반도체 트랜지스터
6 6
제1항에 있어서,상기 산화물 반도체막은 인듐 갈륨 징크 옥사이드(IGZO), 인듐 옥사이드(InO), 징크 옥사이드(ZnO), 인듐 갈륨 옥사이드(IGO), 인듐 알루미늄 옥사이드(IAO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 인듐 징크 틴 옥사이드(IZTO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 선택되는 적어도 어느 하나를 포함하는 것을 특징으로 하는 산화 물반도체 트랜지스터
7 7
제1항에 있어서,상기 제2 게이트 절연막은 이트륨 옥사이드(Y2O3), 지르코늄 옥사이드(ZrOx), 지르코늄 알루미늄 산화물 (ZrAlOx) 중 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 산화물 반도체 트랜지스터
8 8
제7항에 있어서,상기 제2 게이트 절연막은,물(H2O) 기반의 용매를 사용하여 형성하는 것을 특징으로 하는 산화물 반도체 트랜지스터
9 9
제1항에 있어서,상기 산화물 반도체막은 4㎛ 이상의 채널 길이로 형성하는 것을 특징으로 하는 산화물 반도체 트랜지스터
10 10
제1항에 있어서,상기 산화물 반도체 트랜지스터는,상기 제2 게이트 전극 상에 보호막(passivation layer)을 더 포함하는 것을 특징으로 하는 산화물 반도체 트랜지스터
11 11
기판 상에 제1 게이트 전극을 형성하는 단계;상기 제1 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계;상기 제1 게이트 절연막 일측에 소스 전극 및 드레인 전극을 형성하는 단계;상기 제1 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 용액 공정으로 산화물 반도체막을 형성하는 단계;상기 산화물 반도체막 상에 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 일측에 상기 소스 전극 및 상기 드레인 전극과 각각 전기적으로 연결되는 픽셀전극을 형성하는 단계; 및상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 단계를 포함하고, 상기 소스 전극 및 상기 드레인 전극과 상기 제2 게이트 전극 사이의 비오버랩 영역인 오프셋을 1μm 이상으로 조절하고, 상기 제2 게이트 절연막을 형성하기 위한 용액의 용매 pH를 조절하여, 산화물 반도체 트랜지스터의 전기적 특성을 제어하는 것을 특징으로 하는 산화물 반도체 트랜지스터 제조 방법
12 12
제11항에 있어서, 상기 오프셋은,상기 제2 게이트 전극의 일단과 상기 소스 전극 사이의 폭 및 상기 제2 게이트 전극의 타단과 상기 드레인 전극 사이의 폭 중 적어도 하나인 것을 특징으로 하는 산화물 반도체 트랜지스터 제조 방법
13 13
제11항에 있어서,상기 제1 게이트 절연막이 용액 공정으로 형성되는 것을 특징으로 하는 산화물 반도체 트랜지스터 제조 방법
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