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전원 공급을 위해 각각 대칭적으로 연결된 제1 트랜지스터/제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터/제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프;제2 스위치가 온되는 경우 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀 및 제3 스위치가 온되는 경우 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 레퍼런스 셀을 포함하는 셀부;대칭적으로 연결된 제7 트랜지스터/제8 트랜지스터와, 다수의 제4 스위치와, 다수의 캐패시터를 포함하며, 상기 다수의 제1 스위치 및 상기 다수의 제4 스위치의 온/오프 제어를 통해 상기 제1 트랜지스터의 문턱 전압과 상기 제2 트랜지스터의 문턱 전압을 저장하는 저장부;를 포함하되, 상기 센스 앰프는 상기 저장부에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하고, 상기 다수의 제4 스위치는 제4-1 스위치 및 제4-2 스위치를 포함하고, 상기 다수의 캐패시터는 제1 캐패시터 및 제2 캐패시터를 포함하되, 상기 제1 캐패시터의 일단은 제1 노드에서 상기 제3 트랜지스터의 게이트 전극, 상기 제7 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 일단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제2 캐패시터의 일단은 제2 노드에서 상기 제4 트랜지스터의 게이트 전극, 상기 제8 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 타단과 연결되고, 상기 제4-1 스위치의 일단은 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극과 연결되고, 상기 제4-1 스위치의 타단은 접지와 연결되고, 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극은 전원 전압단과 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제1항에 있어서, 상기 제1 트랜지스터의 드레인 전극은 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제2 트랜지스터의 드레인 전극은 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제3 트랜지스터의 소스 전극 및 상기 제4 트랜지스터의 소스 전극은 서로 연결되고, 상기 제3 트랜지스터의 게이트 전극은 상기 제1 노드와 연결되고, 상기 제4 트랜지스터의 게이트 전극은 상기 제2 노드와 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제3항에 있어서, 상기 다수의 제1 스위치는 제1-1 스위치, 제1-2 스위치, 제1-3 스위치, 제1-4 스위치, 제1-5 스위치 및 제1-6 스위치를 포함하되, 상기 제1-1 스위치의 일단은 전원 전압단과 연결되고, 상기 제1-1 스위치의 타단은 상기 제1 트랜지스터의 소스 전극 및 상기 제2 트랜지스터의 소스 전극과 연결되고, 상기 제1-2 스위치의 일단은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-2 스위치의 타단은 상기 제1 캐패시터의 타단 및 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제1-3 스위치의 일단은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제1-3 스위치의 타단은 상기 제2 캐패시터의 타단 및 상기 제2 트랜지스터의 게이트 전극과 연결되고, 상기 제1-4 스위치의 일단은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-4 스위치의 타단은 상기 제2 노드와 연결되고, 상기 제1-5 스위치의 일단은 상기 제1 노드와 연결되고, 상기 제1-5 스위치의 타단은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제1-6 스위치의 일단은 상기 제3 트랜지스터의 소스 전극 및 상기 제4 트랜지스터의 소스 전극과 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제4항에 있어서, 상기 제5 트랜지스터의 드레인 전극은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제5 트랜지스터의 소스 전극은 상기 데이터 셀과 연결되고, 상기 제6 트랜지스터의 드레인 전극은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제6 트랜지스터의 소스 전극은 상기 레퍼런스 셀과 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제5항에 있어서, 상기 다수의 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 다수의 제4 스위치 각각은 시간적으로 연속된 제1 시간, 제2 시간, 제3 시간, 제4 시간, 제5 시간 및 제6 시간을 포함하는 제어 주기에 따라 제어되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제6항에 있어서, 상기 제1 시간에서, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 온되고, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제6항에 있어서, 상기 제2 시간에서, 상기 제1-1 스위치, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제4-1 스위치는 온되고, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제1-6 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제6항에 있어서, 상기 제3 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제6항에 있어서, 상기 제4 시간에서, 상기 제1-1 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-4 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제6항에 있어서, 상기 제5 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치 및 상기 제3 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치, 상기 제4-1 스위치 및 상기 제4-2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제6항에 있어서, 상기 제6 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치 및 상기 제1-6 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제2 스위치 및 상기 제3 스위치, 상기 제4-1 스위치 및 상기 제4-2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로
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제6항에 있어서, 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극이 연결된 지점과, 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극이 연결된 지점에서 출력 신호가 출력되는 것을 특징으로 하는 메모리 셀 읽기 회로
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전원 공급을 위해 각각 대칭적으로 연결된 제1 트랜지스터/제2 트랜지스터, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터/제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프;제2 스위치 및 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀 및 제3 스위치 및 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 레퍼런스 셀을 포함하는 셀부;대칭적으로 연결된 제7 트랜지스터/제8 트랜지스터와, 제1 캐패시터, 제2 캐패시터, 제4-1 스위치 및 제4-2 스위치를 포함하되, 상기 제1 캐패시터의 일단이 제1 노드에서 상기 제3 트랜지스터의 게이트 전극, 상기 제7 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 일단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제2 캐패시터의 일단은 제2 노드에서 상기 제4 트랜지스터의 게이트 전극, 상기 제8 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 타단과 연결되고, 상기 제4-1 스위치의 일단은 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극과 연결되고, 상기 제4-1 스위치의 타단은 접지와 연결되는 저장부;를 포함하되, 상기 센스 앰프는 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하는 것을 특징으로 하는 메모리 셀 읽기 회로
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