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기판; 상기 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 상에 형성된 게이트 절연층; 상기 제1 게이트 전극과 대응되도록 상기 게이트 절연층 상에 형성된 산화물 반도체층;상기 산화물 반도체층 상에 소스 전극 및 드레인 전극이 서로 이격되어 형성되고, 각각 복수 개의 아일랜드 패턴으로 형성되는 소스/드레인 전극;상기 소스/드레인 전극 상에 형성된 패시베이션층을 포함하고, 상기 소스/드레인 전극은 상기 기판의 수평면을 기준으로 상기 제1 게이트 전극 방향에 형성된 제1 영역 및 제1 영역과 반대 방향에 형성된 제2 영역을 포함하고,상기 복수 개의 아일랜드 패턴은 상기 제1 영역이 서로 분리되어 외부 스트레스에 대한 내성을 가지고, 복수 개의 라인 패턴이 반복되어 지그재그 방향으로 연장된 복수 개의 지그재그 라인 형상이며,상기 제1 게이트 전극의 양 끝단 중에서 적어도 하나의 끝단과, 소스 전극에 대한 제1 영역의 끝단 또는 드레인 전극에 대한 제1 영역의 끝단은 -1 ㎛ 내지 0 ㎛ 너비로 오프셋 되어 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격 형성되어 상기 소스 전극 및 상기 드레인 전극과 상기 제1 게이트 전극의 오버랩을 줄임으로써 상기 소스 전극 및 상기 드레인 전극과 상기 제1 게이트 전극 사이에서 발생하는 기생 캐패시턴스를 감소시키는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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제1항에 있어서,상기 복수 개의 라인 패턴의 각각의 폭은 1 ㎛ 내지 10 ㎛인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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제1항에 있어서,상기 복수 개의 라인 패턴의 각각이 이격되는 간격은 1 ㎛ 내지 16 ㎛인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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제1항에 있어서,상기 복수 개의 아일랜드 패턴은 상기 복수 개의 라인 패턴이 수직으로 교차하는 격자 형상인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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제1항에 있어서,상기 산화물 반도체 박막 트랜지스터는,상기 소스/드레인 전극 상에 형성된 패시베이션층 상에 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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제6항에 있어서,상기 제2 게이트 전극의 양 끝단 중에서 적어도 하나의 끝단과, 소스 전극에 대한 제1 영역의 끝단 또는 드레인 전극에 대한 제1 영역의 끝단은 -1 ㎛ 내지 0 ㎛ 너비로 오프셋 되어 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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제6항에 있어서,상기 제1 게이트 전극 및 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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제8항에 있어서,상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가받는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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기판 상에 형성된 산화물 반도체층, 상기 산화물 반도체층 상에 형성된 제1 게이트 전극 및 각각 복수 개의 아일랜드 패턴으로 형성되는 소스/드레인 전극을 포함하는 코플라나(Coplanar)형 산화물 반도체 박막 트랜지스터에 있어서,상기 소스/드레인 전극은 상기 기판의 수평면을 기준으로 상기 제1 게이트 전극 방향에 형성된 제1 영역 및 제1 영역과 반대 방향에 형성된 제2 영역을 포함하고,상기 복수 개의 아일랜드 패턴은 상기 제1 영역이 서로 분리되어 외부 스트레스에 대한 내성을 갖고, 복수 개의 라인 패턴이 반복되어 지그재그 방향으로 연장된 복수 개의 지그재그 라인 형상이며,상기 제1 게이트 전극의 양 끝단 중에서 적어도 하나의 끝단과, 소스 전극에 대한 제1 영역의 끝단 또는 드레인 전극에 대한 제1 영역의 끝단은 -1 ㎛ 내지 0 ㎛ 너비로 오프셋 되어 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격 형성되어 상기 소스 전극 및 상기 드레인 전극과 상기 제1 게이트 전극의 오버랩을 줄임으로써 상기 소스 전극 및 상기 드레인 전극과 상기 제1 게이트 전극 사이에서 발생하는 기생 캐패시턴스를 감소시키는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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제10항에 있어서,상기 산화물 반도체층 하부에 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터
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기판; 상기 기판 상에 형성된 제1항, 제3항, 제4항 및 제6항 내지 제11항 중 어느 한 항에 따른 산화물 반도체 박막 트랜지스터; 및 상기 산화물 반도체 박막 트랜지스터와 전기적으로 연결된 디스플레이 소자를 포함하는 디스플레이 장치
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제12항에 있어서,상기 디스플레이 소자는 유기 발광 소자인 것을 특징으로 하는 디스플레이 장치
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기판 상에 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극 상에 게이트 절연층을 형성하는 단계; 상기 제1 게이트 전극과 대응되는 상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층 상에 소스/드레인 전극을 서로 이격되되, 복수 개의 아일랜드 패턴으로 패턴화하여 형성하는 단계;상기 소스/드레인 전극 상에 패시베이션층을 형성하는 단계를 포함하고,상기 소스/드레인 전극은 상기 기판의 수평면을 기준으로 상기 제1 게이트 전극 방향에 형성된 제1 영역 및 제1 영역과 반대 방향에 형성된 제2 영역을 포함하고,상기 복수 개의 아일랜드 패턴은 상기 제1 영역이 서로 분리되어 외부 스트레스에 대한 내성을 가지고, 복수 개의 라인 패턴이 반복되어 지그재그 방향으로 연장된 복수 개의 지그재그 라인 형상이며,상기 제1 게이트 전극의 양 끝단 중에서 적어도 하나의 끝단과, 소스 전극에 대한 제1 영역의 끝단 또는 드레인 전극에 대한 제1 영역의 끝단은 -1 ㎛ 내지 0 ㎛ 너비로 오프셋 되어 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격 형성되어 상기 소스 전극 및 상기 드레인 전극과 상기 제1 게이트 전극의 오버랩을 줄임으로써 상기 소스 전극 및 상기 드레인 전극과 상기 제1 게이트 전극 사이에서 발생하는 기생 캐패시턴스를 감소시키는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법
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제14항에 있어서,상기 패시베이션층 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법
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제15항에 있어서,상기 제2 게이트 전극은 상기 산화물 반도체층 상에 형성된 상기 소스/드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 0 ㎛ 만큼 이격되도록 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조 방법
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