| 1 |
1
외부 메모리로부터 전달되는 데이터를 처리하는 신경망 시스템에 있어서:상기 외부 메모리로부터 전달되는 입력 데이터를 저장하는 내부 메모리;상기 내부 메모리의 입력 데이터를 사용하여 다차원 행렬 연산을 수행하여 상기 내부 메모리에 출력 데이터로 전달하는 연산기; 그리고상기 외부 메모리와 상기 내부 메모리 사이에서 상기 입력 데이터 또는 상기 출력 데이터의 교환을 제어하는 데이터 이동 컨트롤러를 포함하되,상기 데이터 이동 컨트롤러는 상기 다차원 행렬 연산을 위해 상기 외부 메모리의 접근 어드레스의 차원 순서를 재정렬하여 상기 내부 메모리의 접근 어드레스로 생성하는 신경망 시스템
|
| 2 |
2
제 1 항에 있어서,상기 데이터 이동 컨트롤러는,상기 외부 메모리로부터 제 1 다차원 배열의 상기 입력 데이터를 읽기 위해 제 1 물리 어드레스를 생성하고, 상기 입력 데이터를 상기 내부 메모리에 제 2 다차원 배열로 저장하기 위한 제 2 물리 어드레스를 생성하는 신경망 시스템
|
| 3 |
3
제 2 항에 있어서,상기 제 2 다차원 배열은 상기 입력 데이터의 크기는 동일하지만, 상기 제 1 다차원 배열의 차원 순서가 변경된 데이터 배열인 것을 특징으로 하는 신경망 시스템
|
| 4 |
4
제 2 항에 있어서,상기 데이터 이동 컨트롤러는,상기 내부 메모리로부터 상기 제 2 다차원 배열의 상기 출력 데이터를 읽어내기 위한 제 3 물리 어드레스를 생성하고, 상기 제 2 다차원 배열의 상기 출력 데이터를 상기 외부 메모리에 상기 제 1 다차원 배열로 저장하기 위한 제 4 물리 어드레스를 생성하는 신경망 시스템
|
| 5 |
5
제 2 항에 있어서,상기 데이터 이동 컨트롤러는, 상기 제 1 물리 어드레스 또는 상기 제 2 물리 어드레스를 다차원 중첩 루프를 사용하여 생성하는 신경망 시스템
|
| 6 |
6
제 1 항에 있어서,상기 데이터 이동 컨트롤러는, 상기 제 1 물리 어드레스 또는 상기 제 2 물리 어드레스에 따라 상기 내부 메모리의 인터페이스 또는 상기 외부 메모리의 인터페이스에 대응하는 프로토콜을 생성하는 신경망 시스템
|
| 7 |
7
제 6 항에 있어서,상기 제 1 물리 어드레스는 AXI(Advanced eXtensible Interface) 기반의 메모리 어드레스이고, 상기 제 2 물리 어드레스는 에스램 어드레스에 대응하는 신경망 시스템
|
| 8 |
8
제 1 항에 있어서,상기 데이터 이동 컨트롤러는:상기 제 1 외부 메모리에 접근하기 위한 제 1 물리 어드레스와, 상기 내부 메모리에 접근하기 위한 제 2 물리 어드레스를 생성하는 어드레스 생성기;상기 제 1 물리 어드레스를 사용하여 상기 외부 메모리로부터 상기 입력 데이터를 읽어오는 제 1 제어부; 그리고상기 제 2 물리 어드레스를 사용하여 상기 내부 메모리에 상기 입력 데이터를 저장하는 제 2 제어부를 포함하는 신경망 시스템
|
| 9 |
9
제 8 항에 있어서,상기 제 1 제어부는:상기 제 1 물리 어드레스를 사용하여 상기 외부 메모리와 통신하기 위한 프로토콜을 생성하는 제 1 프로토콜 생성기; 그리고상기 외부 메모리로부터 전달되는 상기 입력 데이터를 저장하는 입력 데이터 버퍼를 포함하는 신경망 시스템
|
| 10 |
10
제 9 항에 있어서,상기 입력 데이터 버퍼는, 상기 입력 데이터의 데이터 포맷을 상기 내부 메모리의 데이터 포맷으로 변경하는 제 1 포맷 변환부를 포함하는 신경망 시스템
|
| 11 |
11
제 8 항에 있어서,상기 제 2 제어부는:상기 제 2 물리 어드레스를 사용하여 상기 내부 메모리와 통신하기 위한 프로토콜을 생성하는 제 2 프로토콜 생성기; 그리고상기 내부 메모리로부터 전달되는 상기 출력 데이터를 저장하는 출력 데이터 버퍼를 포함하는 신경망 시스템
|
| 12 |
12
제 11 항에 있어서,상기 출력 데이터 버퍼는, 상기 출력 데이터의 데이터 포맷을 상기 외부 메모리의 데이터 포맷으로 변경하는 제 2 포맷 변환부를 포함하는 신경망 시스템
|
| 13 |
13
신경망 연산기에 입력 데이터를 공급하거나, 상기 신경망 연산기로부터 출력데이터를 수신하는 내부 메모리;상기 내부 메모리에 제 1 행렬 데이터를 제공하는 제 1 외부 메모리;상기 제 1 외부 메모리와 상기 내부 메모리 사이에서 데이터 이동을 중재하는 제 1 데이터 이동 컨트롤러; 상기 내부 메모리에 제 2 행렬 데이터를 제공하는 제 2 외부 메모리; 상기 제 2 외부 메모리와 상기 내부 메모리 사이에서 데이터 이동을 중재하는 제 2 데이터 이동 컨트롤러; 그리고상기 제 1 데이터 이동 컨트롤러로부터 전달되는 상기 제 1 행렬 데이터와 상기 제 2 데이터 이동 컨트롤러로부터 제공되는 상기 제 2 행렬 데이터의 출력 순서를 제어하여 상기 내부 메모리로 전달하는 전처리 로직을 포함하는 신경망 시스템
|
| 14 |
14
제 13 항에 있어서,상기 전처리 로직은: 상기 제 1 데이터 이동 컨트롤러와 상기 제 2 데이터 이동 컨트롤러의 상태를 참조하여 출력의 순서를 제어하는 동기화기; 그리고상기 동기화기에서 출력되는 데이터의 포맷을 변경하여 상기 내부 메모리로 전달하는 포맷 변환부를 포함하는 신경망 시스템
|
