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프로세싱 장치에서 덧셈 연산을 처리하는 방법에 있어서,상기 프로세싱 장치에 입력된 n 비트 정밀도를 갖는 복수의 입력 오퍼랜드들을 소정 비트 사이즈의 비트 섹션들로 분할함으로써, 상기 비트 섹션들 각각의 비트 값들에 대응하는 서브 오퍼랜드들을 획득하는 단계, 상기 n은 자연수임;상기 프로세싱 장치에 구비된 복수의 덧셈기들을 이용하여 상기 입력 오퍼랜드들에서 서로 대응하는 비트 섹션으로부터 획득된 상기 서브 오퍼랜드들 간의 덧셈 연산들을 병렬적으로 수행함으로써, 상기 비트 섹션들 각각에 대한 중간 덧셈 결과들을 획득하는 단계;상기 획득된 중간 덧셈 결과들이 상기 입력 오퍼랜드들에서의 원래 비트 자리들에 대응하도록, 상기 획득된 중간 덧셈 결과들 각각을 비트-쉬프팅하는 단계; 및상기 비트-쉬프팅된 중간 덧셈 결과들에 대한 덧셈 연산을 수행함으로써, 상기 입력 오퍼랜드들의 덧셈 연산의 결과를 출력하는 단계를 포함하는, 방법
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제 1 항에 있어서,상기 소정 비트 사이즈 단위는 k 비트이고,상기 중간 덧셈 결과들을 획득하는 단계는, k 비트 정밀도를 갖는 상기 서브 오퍼랜드들의 덧셈 연산을 수행하는 k 비트 정밀도를 갖는 멀티 입력 덧셈기들을 이용하여 상기 중간 덧셈 결과들을 획득하고,상기 k는 상기 n보다 작은 자연수인, 방법
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제 2 항에 있어서,상기 복수의 입력 오퍼랜드들은 m 개이고,상기 획득된 중간 덧셈 결과들 각각은, 상기 m 개의 상기 입력 오퍼랜드들 각각에서 서로 대응하는 비트 섹션으로부터 획득된 상기 k 비트 정밀도를 갖는 m 개의 상기 서브 오퍼랜드들 간의 덧셈 연산의 수행 결과를 포함하고,상기 획득된 중간 덧셈 결과들 각각은 (k + log2m) 비트 정밀도를 갖고,상기 m은 자연수인, 방법
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제 3 항에 있어서,상기 입력 오퍼랜드들 각각은 (n/k) 개의 상기 비트 섹션들로 분할되고,상기 획득된 중간 덧셈 결과들은상기 덧셈기들 각각에 의해 병렬적으로 수행된, 상기 입력 오퍼랜드들 각각에서 제 1 비트 섹션의 서브 오퍼랜드들 간의 중간 덧셈 결과부터 상기 입력 오퍼랜드들 각각에서 (n/k) 번째 비트 자리의 서브 오퍼랜드들 간의 중간 덧셈 결과까지를 포함하는, 방법
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제 4 항에 있어서,상기 제 1 비트 섹션부터 상기 (n/k) 번째 비트 섹션까지 중에서 서브 오퍼랜드들이 모두 제로 값들을 갖는 제로 비트 섹션이 있는지 여부를 판단하는 단계를 더 포함하고,상기 프로세싱 장치는상기 제로 비트 섹션이 있는 것으로 판단된 경우, 상기 덧셈기들 중 상기 제로 비트 섹션에 할당된 덧셈기는 덧셈 연산을 스킵하도록 제어하는, 방법
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제 2 항에 있어서,상기 비트-쉬프팅하는 단계는상기 입력 오퍼랜드들에서의 원래 비트 자리에 대응하도록, 상기 획득된 중간 덧셈 결과들 각각을 k 비트의 정수 배 만큼씩 비트-쉬프팅하는, 방법
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프로세싱 장치에서 덧셈 연산을 처리하는 방법에 있어서,상기 프로세싱 장치에 입력된 n 비트 정밀도를 갖는 복수의 입력 오퍼랜드들을 소정 비트 사이즈의 비트 섹션들로 분할함으로써, 상기 비트 섹션들 각각의 비트 값들에 대응하는 서브 오퍼랜드들을 획득하는 단계, 상기 n은 자연수임;상기 프로세싱 장치에 구비된 덧셈기를 이용하여 상기 비트 섹션들의 순서에 따라 상기 입력 오퍼랜드들에서 서로 대응하는 비트 섹션으로부터 획득된 상기 서브 오퍼랜드들 및 이전 사이클에서 수행된 덧셈 연산에 의해 출력된 캐리의 덧셈 연산을 복수의 사이클들 동안 반복적으로 수행함으로써, 상기 비트 섹션들 각각에 대한 중간 덧셈 결과들을 획득하는 단계;상기 획득된 중간 덧셈 결과들이 상기 입력 오퍼랜드들에서의 원래 비트 자리에 대응하도록, 상기 획득된 중간 덧셈 결과들 각각을 비트-쉬프팅하는 단계; 및상기 비트-쉬프팅된 중간 덧셈 결과들에 기초하여 상기 입력 오퍼랜드들의 덧셈 연산의 결과를 출력하는 단계를 포함하는, 방법
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제7 항에 있어서,상기 소정 비트 사이즈 단위는 k 비트이고,상기 중간 덧셈 결과들을 획득하는 단계는, 각 사이클에서 k 비트 정밀도를 갖는 상기 서브 오퍼랜드들 및 상기 캐리의 덧셈 연산을 수행하는 k 비트 정밀도를 갖는 멀티 입력 덧셈기를 이용하여 상기 중간 덧셈 결과들을 획득하고, 상기 k는 상기 n보다 작은 자연수인, 방법
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제 8 항에 있어서,상기 복수의 입력 오퍼랜드들은 m 개이고,상기 획득된 중간 덧셈 결과들 각각은 (k + log2m) 비트 정밀도를 갖고,상기 캐리는 상기 이전 사이클에서 획득된 (k + log2m) 비트의 중간 덧셈 결과 중에서 MSB(most significant bit)로부터 (log2m) 개의 비트 값에 해당하고,상기 m은 자연수인, 방법
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제 9 항에 있어서,상기 m과 상기 k는 k ≥ log2m 의 수학식을 만족하는 값들이고,상기 사이클들은 최대 (n/k) 회인, 방법
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제 9 항에 있어서,상기 사이클들 중 마지막 사이클에서 획득된 중간 덧셈 결과 중에서 MSB로부터 (log2m) 개의 비트 값은 0으로 설정되는, 방법
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메모리; 및덧셈 연산을 처리하는 프로세싱 유닛을 포함하고,상기 프로세싱 유닛은,상기 프로세싱 유닛에 입력된 n 비트 정밀도를 갖는 복수의 입력 오퍼랜드들을 소정 비트 사이즈의 비트 섹션들로 분할함으로써, 상기 비트 섹션들 각각의 비트 값들에 대응하는 서브 오퍼랜드들을 획득하고, 상기 n은 자연수이고,상기 프로세싱 유닛에 구비된 복수의 덧셈기들을 이용하여 상기 입력 오퍼랜드들에서 서로 대응하는 비트 섹션으로부터 획득된 상기 서브 오퍼랜드들 간의 덧셈 연산들을 병렬적으로 수행함으로써, 상기 비트 섹션들 각각에 대한 중간 덧셈 결과들을 획득하고,상기 획득된 중간 덧셈 결과들이 상기 입력 오퍼랜드들에서의 원래 비트 자리들에 대응하도록, 상기 획득된 중간 덧셈 결과들 각각을 비트-쉬프팅하고,상기 비트-쉬프팅된 중간 덧셈 결과들에 대한 덧셈 연산을 수행함으로써, 상기 입력 오퍼랜드들의 덧셈 연산의 결과를 출력하는, 프로세싱 장치
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13
제 12 항에 있어서,상기 소정 비트 사이즈 단위는 k 비트이고,상기 프로세싱 유닛은, k 비트 정밀도를 갖는 상기 서브 오퍼랜드들의 덧셈 연산을 수행하는 k 비트 정밀도를 갖는 멀티 입력 덧셈기들을 이용하여 상기 중간 덧셈 결과들을 획득하고,상기 k는 상기 n보다 작은 자연수인, 프로세싱 장치
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14
제 13 항에 있어서,상기 복수의 입력 오퍼랜드들은 m 개이고,상기 획득된 중간 덧셈 결과들 각각은, 상기 m 개의 상기 입력 오퍼랜드들 각각에서 서로 대응하는 비트 섹션으로부터 획득된 상기 k 비트 정밀도를 갖는 m 개의 상기 서브 오퍼랜드들 간의 덧셈 연산의 수행 결과를 포함하고,상기 획득된 중간 덧셈 결과들 각각은 (k + log2m) 비트 정밀도를 갖고,상기 m은 자연수인, 프로세싱 장치
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15
제 14 항에 있어서,상기 입력 오퍼랜드들 각각은 (n/k) 개의 상기 서브 오퍼랜드들로 분할되고,상기 획득된 중간 덧셈 결과들은상기 덧셈기들 각각에 의해 병렬적으로 수행된, 상기 입력 오퍼랜드들 각각에서 제 1 비트 섹션의 서브 오퍼랜드들 간의 중간 덧셈 결과부터 상기 입력 오퍼랜드들 각각에서 (n/k) 번째 비트 자리의 서브 오퍼랜드들 간의 중간 덧셈 결과까지를 포함하는, 프로세싱 장치
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제 15 항에 있어서,상기 프로세싱 유닛은상기 제 1 비트 섹션부터 상기 (n/k) 번째 비트 섹션까지 중에서 서브 오퍼랜드들이 모두 제로 값들을 갖는 제로 비트 섹션이 있는지 여부를 판단하고,상기 제로 비트 섹션이 있는 것으로 판단된 경우, 상기 덧셈기들 중 상기 제로 비트 섹션에 할당된 덧셈기는 덧셈 연산을 스킵하도록 제어하는, 프로세싱 장치
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메모리; 및덧셈 연산을 처리하는 프로세싱 유닛을 포함하고,상기 프로세싱 유닛은,상기 프로세싱 유닛에 입력된 n 비트 정밀도를 갖는 복수의 입력 오퍼랜드들을 소정 비트 사이즈의 비트 섹션들로 분할함으로써, 상기 비트 섹션들 각각의 비트 값들에 대응하는 서브 오퍼랜드들을 획득하고, 상기 n은 자연수이고,상기 프로세싱 유닛에 구비된 덧셈기를 이용하여 상기 비트 섹션들의 순서에 따라 상기 입력 오퍼랜드들에서 서로 대응하는 비트 섹션으로부터 획득된 상기 서브 오퍼랜드들 및 이전 사이클에서 수행된 덧셈 연산에 의해 출력된 캐리의 덧셈 연산을 복수의 사이클들 동안 반복적으로 수행함으로써, 상기 비트 섹션들 각각에 대한 중간 덧셈 결과들을 획득하고,상기 획득된 중간 덧셈 결과들이 상기 입력 오퍼랜드들에서의 원래 비트 자리에 대응하도록, 상기 획득된 중간 덧셈 결과들 각각을 비트-쉬프팅하고,상기 비트-쉬프팅된 중간 덧셈 결과들에 기초하여 상기 입력 오퍼랜드들의 덧셈 연산의 결과를 출력하는, 프로세싱 장치
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제 17 항에 있어서,상기 소정 비트 사이즈 단위는 k 비트이고,상기 복수의 입력 오퍼랜드들은 m 개이고,상기 프로세싱 유닛은, 각 사이클에서 k 비트 정밀도를 갖는 상기 서브 오퍼랜드들 및 상기 캐리의 덧셈 연산을 수행하는 k 비트 정밀도를 갖는 멀티 입력 덧셈기를 이용하여 상기 중간 덧셈 결과들을 획득하고,상기 획득된 중간 덧셈 결과들 각각은 (k + log2m) 비트 정밀도를 갖고,상기 캐리는 상기 이전 사이클에서 획득된 (k + log2m) 비트의 중간 덧셈 결과 중에서 MSB(most significant bit)로부터 (log2m) 개의 비트 값에 해당하고,상기 m과 상기 k는 k ≥ log2m 의 수학식을 만족하는 값들이고,상기 m은 자연수이고, 상기 k는 상기 n보다 작은 자연수인, 프로세싱 장치
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제 18 항에 있어서,상기 사이클들은 최대 (n/k) 회이고,상기 사이클들 중 마지막 사이클에서 획득된 중간 덧셈 결과 중에서 MSB로부터 (log2m) 개의 비트 값은 0으로 설정되는, 프로세싱 장치
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제 1 항, 제 7 항, 제 12 항 및 제 17 항 중 어느 한 항에 있어서,상기 프로세싱 장치는 뉴럴 네트워크를 처리하는 뉴럴 프로세서를 포함하고,상기 입력 오퍼랜드들의 상기 덧셈 연산은 상기 뉴럴 네트워크의 파라미터들의 덧셈 연산을 포함하는, 방법
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