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제1 특징(feature) 데이터 및 제2 특징 데이터를 포함하는 복수의 특징 데이터 및 제1 커널(kernel) 데이터 및 제2 커널 데이터를 포함하는 복수의 커널(kernel) 데이터를 저장하도록 구성된 메모리;상기 제1 특징 데이터와 상기 제1 커널 데이터를 기반으로 연산을 수행하고, 상기 제1 특징 데이터를 출력하도록 구성된 제1 처리 소자(processing element);제어 신호에 기초하여 상기 제1 처리 소자로부터 출력되는 상기 제1 특징 데이터 및 상기 메모리로부터 출력되는 상기 제2 특징 데이터 중 하나를 선택하고, 선택된 특징 데이터를 출력하도록 구성된 선택 회로;상기 선택된 특징 데이터와 상기 제1 커널 데이터 및 상기 제2 커널 데이터 중 하나를 기반으로 연산을 수행하도록 구성된 제2 처리 소자; 및상기 복수의 특징 데이터 및 상기 복수의 커널 데이터와 연관된 뉴럴 네트워크 특성에 따라 상기 제어 신호를 생성하도록 구성된 제어기를 포함하는 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 복수의 특징 데이터가 제1 매트릭스로 표현되고, 상기 복수의 커널 데이터가 제2 매트릭스로 표현되는 경우, 상기 뉴럴 네트워크 특성은 상기 제1 매트릭스의 크기 및 상기 제2 매트릭스의 크기 정보를 포함하는 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 선택 회로로부터 상기 제1 특징 데이터가 선택되는 경우, 상기 제2 처리 소자는 상기 제1 특징 데이터와 상기 제2 커널 데이터를 기반으로 연산을 수행하도록 구성된 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 선택 회로로부터 상기 제2 특징 데이터가 선택되는 경우, 상기 제2 처리 소자는 상기 제2 특징 데이터와 상기 제1 커널 데이터 및 상기 제2 커널 데이터 중 하나를 기반으로 연산을 수행하도록 구성된 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 메모리는 상기 제1 처리 소자와 상기 제2 처리 소자 사이에 위치하는 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 제1 처리 소자에 의해 생성된 제1 연산 결과 및 상기 제2 처리 소자에 의해 생성된 제2 연산 결과는 상기 메모리에 저장되는 뉴럴 네트워크 가속기
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7
제 1 항에 있어서,상기 제1 처리 소자 및 상기 제2 처리 소자는 시스톨릭(systolic) 어레이 구조를 형성하는 뉴럴 네트워크 가속기
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제1 입력 데이터 및 제2 입력 데이터를 포함하는 복수의 입력 데이터를 저장하도록 구성된 메모리;상기 제1 입력 데이터를 기반으로 연산을 수행하도록 구성된 제1 처리 소자 및 상기 제1 처리 소자로부터 출력되는 상기 제1 입력 데이터 및 상기 메모리로부터 출력되는 상기 제2 입력 데이터 중 선택된 하나를 기반으로 연산을 수행하도록 구성된 제2 처리 소자를 포함하는 처리 소자 어레이; 및상기 복수의 입력 데이터와 연관된 뉴럴 네트워크 특성에 따라 상기 제2 처리 소자에서 연산될 입력 데이터를 선택하도록 구성된 제어기를 포함하는 뉴럴 네트워크 가속기
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제 8 항에 있어서,상기 뉴럴 네트워크 특성은 상기 복수의 입력 데이터로 구성되는 매트릭스 크기 정보를 포함하는 뉴럴 네트워크 가속기
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제 8 항에 있어서,상기 제1 입력 데이터는 제1 특징 데이터를 포함하고, 상기 제2 입력 데이터는 제2 특징 데이터를 포함하는 뉴럴 네트워크 가속기
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제 10 항에 있어서,상기 제1 처리 소자는 상기 제1 특징 데이터와 상기 제1 처리 소자로 전달되는 커널 데이터를 기반으로 연산을 수행하고,상기 제2 처리 소자는 상기 제1 특징 데이터 및 상기 제2 특징 데이터 중 하나와 상기 제2 처리 소자로 전달되는 커널 데이터를 기반으로 연산을 수행하는 뉴럴 네트워크 가속기
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제 8 항에 있어서,상기 제어기로부터의 제어 신호에 기초하여 상기 제1 처리 소자로부터 출력되는 상기 제1 입력 데이터 및 상기 메모리로부터 출력되는 상기 제2 입력 데이터 중 하나를 선택하여 상기 제2 처리 소자로 제공하는 선택 회로를 더 포함하는 뉴럴 네트워크 가속기
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제 12 항에 있어서,상기 처리 소자 어레이는,상기 제1 처리 소자를 포함하는 제1 서브 어레이; 및상기 제2 처리 소자를 포함하는 제2 서브 어레이를 포함하는 뉴럴 네트워크 가속기
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제 13 항에 있어서,상기 선택 회로는 상기 제1 서브 어레이와 상기 제2 서브 어레이 사이의 데이터 경로 상에 위치하는 뉴럴 네트워크 가속기
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제 8 항에 있어서,상기 처리 소자 어레이는 시스톨릭 어레이 구조를 형성하는 뉴럴 네트워크 가속기
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