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복수의 커패시터들을 포함하는 커패시터 어레이;제1 모드에서, 입력 노드를 통해 입력 전류를 수신하고, 그리고 상기 커패시터 어레이를 이용하여 상기 입력 전류를 적분하도록 구성되는 증폭기;상기 복수의 커패시터들에 각각 연결되는 복수의 스위치들을 포함하는 스위치 어레이;제2 모드에서, 상기 복수의 스위치들을 통해 상기 복수의 커패시터들의 각각을 공통 전압 및 기준 전압 중 하나에 선택적으로 연결하여 축차 비교를 수행하도록 구성되는 축차 비교 로직;상기 증폭기의 출력과 공통 전압을 비교하고, 비교 결과에 따라 펄스 신호를 출력하도록 구성되는 비교기;상기 제1 모드에서, 상기 펄스 신호를 카운트하도록 구성되는 카운터;상기 제2 모드에서, 상기 펄스 신호의 값들을 순차적으로 저장하도록 구성되는 레지스터; 그리고상기 카운터의 출력을 상위 비트들로, 그리고 상기 레지스터의 출력을 하위 비트들로 저장하고 그리고 에러 정정을 수행하여 디지털 비트들을 생성하도록 구성되는 에러 정정 로직을 포함하는 아날로그 디지털 변환기
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2
제1항에 있어서,상기 증폭기의 제1 입력 및 접지 노드의 사이에 직렬 연결된 제1 스위치 및 저항;상기 증폭기의 상기 제1 입력 및 상기 입력 노드의 사이에 연결된 제2 스위치;상기 증폭기의 상기 출력 및 상기 증폭기의 상기 제1 입력의 사이에 연결되는 제3 스위치;상기 커패시터 어레이의 제1 터미널 및 상기 증폭기의 상기 제1 입력의 사이에 연결되는 제4 스위치;상기 커패시터 어레이의 제2 터미널 및 상기 증폭기의 상기 출력의 사이에 연결되는 제5 스위치; 그리고상기 커패시터 어레이의 상기 제1 터미널 및 상기 스위치 그룹의 사이에 연결되는 제6 스위치를 더 포함하는 아날로그 디지털 변환기
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3
제2항에 있어서,상기 증폭기의 상기 제1 입력은 음의 입력이고, 그리고상기 증폭기의 제2 입력에 상기 공통 전압이 입력되는 아날로그 디지털 변환기
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4
제2항에 있어서,제1 클럭 신호를 수신하고, 상기 클럭 신호에 응답하여 상기 제1 모드 및 상기 제2 모드에서 상기 제1 내지 제6 스위치들을 제어하고, 상기 제1 클럭 신호로부터 제2 클럭 신호를 생성하고, 그리고 상기 제2 모드에서 상기 제2 클럭 신호를 상기 스위치 그룹, 상기 축차 비교 로직, 그리고 상기 레지스터에 공급하도록 구성되는 제어 로직을 더 포함하는 아날로그 디지털 변환기
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5
제2항에 있어서,상기 제1 모드의 리셋 구간에서, 상기 제1 스위치, 상기 제3 스위치, 상기 제4 스위치, 그리고 상기 제5 스위치는 턴-온 되고, 상기 제2 스위치 및 상기 제6 스위치는 턴-오프 되는 아날로그 디지털 변환기
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6
제2항에 있어서,상기 제1 모드의 초기화 구간에서,상기 제1 스위치, 상기 제4 스위치 및 상기 제5 스위치는 턴-온 되고, 그리고 상기 제2 스위치, 상기 제3 스위치 및 상기 제6 스위치는 턴-오프 되는 아날로그 디지털 변환기
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7
제2항에 있어서,상기 제1 모드의 샘플링 구간에서, 상기 비교기의 출력이 로우 레벨일 때, 상기 제2 스위치, 상기 제4 스위치 및 상기 제5 스위치는 턴-온 되고, 그리고 상기 제1 스위치, 상기 제3 스위치 및 상기 제6 스위치는 턴-오프 되는 아날로그 디지털 변환기
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8
제2항에 있어서,상기 제1 모드의 샘플링 구간에서, 상기 비교기의 출력이 하이 레벨일 때, 상기 제1 스위치, 상기 제2 스위치, 상기 제4 스위치 및 상기 제5 스위치는 턴-온 되고, 그리고 상기 제3 스위치 및 상기 제6 스위치는 턴-오프 되는 아날로그 디지털 변환기
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9
제2항에 있어서,상기 제1 모드의 홀드 및 비교 구간에서, 상기 제4 스위치 및 상기 제5 스위치는 턴-온 되고, 그리고 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제6 스위치는 턴-온 되는 아날로그 디지털 변환기
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10
제2항에 있어서,상기 제2 모드에서, 상기 제5 스위치 및 상기 제6 스위치는 턴-온 되고, 그리고 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4 스위치는 턴-오프 되는 아날로그 디지털 변환기
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제2항에 있어서,상기 제6 스위치는 상기 커패시터 어레이의 상기 복수의 커패시터들 및 상기 복수의 스위치들의 사이에 각각 연결되는 복수의 제1 서브 스위치들을 포함하고,상기 제4 스위치는 상기 복수의 커패시터들 및 공통 노드의 사이에 연결되는 복수의 제2 서브 스위치들을 포함하고, 그리고상기 공통 노드는 상기 제1 스위치, 상기 제2 스위치 및 상기 제3 스위치에 공통으로 연결되는 아날로그 디지털 변환기
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12
제1항에 있어서,상기 제1 모드의 리셋 구간에서, 상기 증폭기의 상기 출력은 상기 공통 전압으로 리셋되는 아날로그 디지털 변환기
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제1항에 있어서,상기 제1 모드의 초기화 구간에서, 상기 증폭기의 상기 출력은 상기 공통 전압보다 높은 제2 기준 전압으로 초기화되는 아날로그 디지털 변환기
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제1항에 있어서,상기 제1 모드의 샘플링 구간에서, 상기 증폭기의 상기 출력이 상기 공통 전압보다 높으면 상기 증폭기의 상기 출력의 전압 레벨이 감소하고, 그리고 상기 증폭기의 상기 출력이 상기 공통 전압보다 낮으면 상기 증폭기의 상기 출력의 상기 전압 레벨이 증가하는 아날로그 디지털 변환기
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제1항에 있어서,상기 제1 모드의 홀드 및 비교 구간에서, 상기 비교기는 상기 증폭기의 상기 출력의 전압 레벨이 상기 공통 전압보다 낮은 때에 상기 펄스 신호를 출력하는 아날로그 디지털 변환기
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제1항에 있어서,상기 제1 모드로부터 상기 제2 모드로 진입할 때에, 상기 출력기의 상기 출력의 전압 레벨이 상기 공통 전압보다 높으면 상기 전압 레벨이 유지되고, 그리고 상기 전압 레벨이 상기 공통 전압보다 낮으면, 상기 전압 레벨이 상승되는 아날로그 디지털 변환기
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제1항에 있어서,상기 제2 모드에서, 상기 축차 비교 로직은 상기 제2 기준 전압과 상기 공통 전압의 사이에서, 상기 증폭기의 상기 출력의 전압 레벨에 대해 상기 축차 비교를 수행하는 아날로그 디지털 변환기
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제1항에 있어서,상기 입력 전류는 뉴로모픽 프로세서의 복수의 시냅스 소자들로부터 전달되는 아날로그 디지털 변환기
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아날로그 디지털 변환기의 동작 방법에 있어서:입력 전류를 수신하는 단계;상기 입력 전류를 적분하여 적어도 두 개의 제1 비트들을 생성하고, 그리고 적분의 결과를 생성하는 단계;상기 적분의 결과에 대해 축차 비교를 수행하여 적어도 두 개의 제2 비트들을 생성하는 단계; 그리고상기 적어도 두 개의 제1 비트들을 상위 비트들로, 그리고 상기 적어도 두 개의 제2 비트들을 하위 비트들로 출력하는 단계를 포함하는 동작 방법
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제19항에 있어서,상기 제1 비트들을 생성하는 단계 및 상기 제2 비트들을 생성하는 단계에서, 커패시터들 및 비교기가 공유되어 사용되는 동작 방법
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