| 1 |
1
차례로 배치된 반도체 채널층, 터널 절연막, 전하 포획층, 및 블로킹 절연막;상기 블로킹 절연막 상에 배치된 다수의 제어 게이트 전극들;상기 제어 게이트 전극들 사이에 배치된 셀간 절연막; 및상기 제어 게이트 전극과 상기 셀간 절연막 사이에 배치되고, 상기 셀간 절연막에 비해 낮은 유전상수를 갖는 스페이서 절연막을 구비하고,상기 전하 포획층은 상기 복수의 제어 게이트 전극들 하부에서 연장되는 형태를 가져, 상기 제어 게이트 전극들 사이의 영역에도 형성된 비휘발성 메모리 소자
|
| 2 |
2
제1항에 있어서,상기 셀간 절연막은 실리콘 산화막인 비휘발성 메모리 소자
|
| 3 |
3
제1항에 있어서,상기 스페이서 절연막은 실리콘 산화막계 저유전율 절연막, 유기 고분자막, 또는 실리콘계 고분자막(silicone based polymeric layer)인 비휘발성 메모리 소자
|
| 4 |
4
제3항에 있어서,상기 실리콘 산화막계 저유전율 절연막은 플로린-도핑된 실리콘 산화막 (fluorine-doped silicon dioxide layer), 탄소-도핑된 실리콘 산화막 (carbon-doped silicon dioxide layer), 다공성 실리콘 산화막(porous silicon dioxide layer), 또는 다공성 탄소-도핑된 실리콘 산화막 (porous carbon-doped silicon dioxide layer)인 비휘발성 메모리 소자
|
| 5 |
5
제3항에 있어서,상기 유기 고분자막은 폴리이미드(polyimide), 폴리노보렌(polynorbornenes), 벤조사이클로부텐(benzocyclobutene) 고분자, 또는 PTFE (polytetrafluoroethylene) 인 비휘발성 메모리 소자
|
| 6 |
6
제3항에 있어서,상기 실리콘계 고분자막은 HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane) 인 비휘발성 메모리 소자
|
| 7 |
7
제1항에 있어서,상기 스페이서 절연막의 폭은 상기 셀간 절연막의 폭보다 작은 비휘발성 메모리 소자
|
| 8 |
8
제1항에 있어서,상기 스페이서 절연막은 2 내지 8nm의 폭을 갖는 비휘발성 메모리 소자
|
| 9 |
9
제1항에 있어서,상기 스페이서 절연막은 4 내지 6nm의 폭을 갖는 비휘발성 메모리 소자
|
| 10 |
10
기판:상기 기판 상부 방향으로 연장되는 절연 기둥;상기 절연 기둥의 측부에 배치되고 교호적으로 적층된 셀간 절연막들과 제어 게이트 패턴들;상기 절연 기둥의 측부에서 상기 각 제어 게이트 전극과 이의 상부 및 하부에 인접하는 셀간 절연막들 사이에 배치되고, 상기 셀간 절연막에 비해 낮은 유전상수를 갖는 스페이서 절연막들; 및상기 절연 기둥과 상기 제어 게이트 패턴들 사이에서 상기 절연 기둥 상에 차례로 배치되고, 상기 절연 기둥을 따라 연장하는 반도체 채널층, 터널 절연막, 전하 포획층, 및 블로킹 절연막을 구비하는 수직형 비휘발성 메모리 소자
|
| 11 |
11
제10항에 있어서,상기 셀간 절연막은 실리콘 산화막인 비휘발성 메모리 소자
|
| 12 |
12
제10항에 있어서,상기 스페이서 절연막은 실리콘 산화막계 저유전율 절연막, 유기 고분자막, 또는 실리콘계 고분자막(silicone based polymeric layer)인 비휘발성 메모리 소자
|
| 13 |
13
제10항에 있어서,상기 스페이서 절연막의 두께는 상기 셀간 절연막의 두께보다 작은 비휘발성 메모리 소자
|
| 14 |
14
제10항에 있어서,상기 스페이서 절연막은 2 내지 8nm의 두께를 갖는 비휘발성 메모리 소자
|
