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게이트 전극 및 활성층 사이에 게이트 절연막을 형성하는 단계를 포함하되, 상기 게이트 절연막을 형성하는 단계는, 지르코늄(Zr)을 포함하는 제1 전구체 및 산소를 포함하는 제2 전구체를 제공하여, 상기 제1 및 제2 전구체가 반응된 결정질(crystalline)의 제1 게이트 절연막을 형성하는 단계; 및실리콘을 포함하는 제3 전구체 및 산소를 포함하는 제4 전구체를 제공하여, 상기 제3 및 제4 전구체가 반응된 비정질(amorphous)의 제2 게이트 절연막을 형성하는 단계를 포함하되,상기 제2 게이트 절연막이 상기 활성층과 접촉되도록 형성되는 것을 포함하는 고유전율 트랜지스터의 제조방법
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제1 항에 있어서, 상기 제1 게이트 절연막 형성 단계, 및 상기 제2 게이트 절연막 형성 단계는 in-situ 공정으로 수행되는 것을 포함하는 고유전율 트랜지스터의 제조방법
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제1 항에 있어서, 상기 제2 및 제4 전구체는 서로 다른 것을 포함하는 고유전율 트랜지스터의 제조방법
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제1 항에 있어서, 상기 제2 게이트 절연막 형성 단계는, 상기 제1 게이트 절연막 형상 단계보다 낮은 온도에서 수행되는 것을 포함하는 고유전율 트랜지스터의 제조방법
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기판; 상기 기판 상에 배치되는 게이트 전극;상기 기판 상에 배치되고, 상기 게이트 전극과 이격된 활성층;상기 활성층을 사이에 두고 서로 이격되어 배치되는 소스 및 드레인 전극상기 게이트 전극 및 상기 활성층 사이의 게이트 절연막을 포함하되, 상기 게이트 절연막은, 결정질(crystalline) 지르코늄 산화물(ZrO2)을 포함하는 제1 게이트 절연막; 및비정질(amorphous) 실리콘 산화물을 포함하는 제2 게이트 절연막을 포함하고, 상기 제2 게이트 절연막이 상기 활성층과 접촉되도록, 상기 제1 게이트 절연막 및 상기 활성층 사이에 배치되는 것을 포함하는 고유전율 트랜지스터
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제7 항에 있어서, 상기 비정질 실리콘 산화물은, SiO2를 포함하는 고유전율 트랜지스터
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제7 항에 있어서, 상기 제2 게이트 절연막의 두께는 6 nm 이상 10 nm 이하인 것을 포함하는 고유전율 트랜지스터
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제7 항에 있어서, 상기 제2 게이트 절연막의 두께는, 상기 제1 게이트 절연막의 두께보다 얇은 것을 포함하는 고유전율 트랜지스터
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금속을 포함하는 제1 전구체, 및 산소를 포함하는 제2 전구체를 제1 온도범위에서 제공하여, 메조-크리스탈(meso-crystalline) 구조를 갖는 게이트 절연막을 형성하는 단계를 포함하되, 상기 게이트 절연막은 게이트 전극 및 활성층 사이에 형성되는 것을 포함하는 고유전율 트랜지스터의 제조방법
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제12 항에 있어서, 상기 제1 온도범위는 200℃ 초과 300℃ 미만인 것을 포함하는 고유전율 트랜지스터의 제조방법
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제12 항에 있어서, 상기 메조-크리스탈(meso-crystalline) 구조는, 결정질(crystalline)의 결정화도 보다 낮고 비정질(amorphous)의 결정화도 보다 높은 것을 포함하는 고유전율 트랜지스터의 제조방법
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