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기판(210)의 일면에 제1 다층 박막 구조(120a)를 갖는 반도체 소자를 형성하는 단계; 및상기 기판(210)의 타면에 제2 다층 박막 구조(120b)를 형성하는 단계를 포함하고,상기 제2 다층 박막 구조(120b)는 상기 제1 다층 박막 구조(120a)와 동일하게 상기 기판(210)의 타면에 게이트(260)와 층간절연층(241)이 반복하여 교대로 형성되고, 상기 기판(210)의 일면에 형성된 상기 제1 다층 박막 구조(120a)에 대한 더미 박막 구조체인 것을 특징으로 하며,상기 제1 다층 박막 구조(120a) 또는 상기 제2 다층 박막 구조(120b) 중에서 적어도 하나는,상기 기판(210)과 수평한 제2 방향을 따라 전하 저장 요소(250)가 형성되고,상기 전하 저장 요소(250)는 터널 산화막(251), 전하 트랩막(252) 및 블록킹 절연막(253)을 순차적으로 포함하고,상기 터널 산화막(251)은 실리콘 산화물(SiO2) 구조로서 채널층(230)의 측벽 측에 형성되며,상기 블록킹 절연막(253)은 실리콘 산화물(SiO2)인 산화물-질화물-산화물(oxide-nitride-oxide; ONO) 구조로서 상기 게이트(260) 측에 형성되고,상기 전하 트랩막(252)은 실리콘 질화물(Si3N4) 구조로서 상기 터널 산화막(251) 및 상기 블록킹 절연막(253) 사이에 형성되는 것을 특징으로 하는 뒤틀림이 억제된 반도체 소자의 제조 방법
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제1항에 있어서,상기 제2 다층 박막 구조는 상기 기판의 표면에서 발생하는 스트레스를 상쇄시키는 것을 특징으로 하는 뒤틀림이 억제된 반도체 소자의 제조 방법
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제2항에 있어서,상기 스트레스는 기판과 기판 상에 증착되는 물질 간의 열팽창 계수의 차이 또는 격자상수의 불일치에 기인한 스트레스인 것을 특징으로 하는 뒤틀림이 억제된 반도체 소자의 제조 방법
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제2항에 있어서,상기 제2 다층 박막 구조에 의해 상기 기판에 인가되는 스트레스의 방향은 상기 제1 다층 박막 구조에 의해 상기 기판에 인가되는 스트레스의 방향과 반대 방향인 것을 특징으로 하는 뒤틀림이 억제된 반도체 소자의 제조 방법
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기판(210);상기 기판(210)의 전면에 형성된 제1 다층 박막 구조(120a); 및상기 기판(210)의 후면에 형성된 제2 다층 박막 구조(120b)를 포함하고,상기 제2 다층 박막 구조(120b)는 상기 제1 다층 박막 구조(120a)와 동일한 것을 특징으로 하고,상기 기판(210)의 후면은,층간 절연층(241)과 게이트(260)가 반복하여 교대로 형성된 상기 제2 다층 박막 구조(120b)가 형성되며,상기 제1 다층 박막 구조(120a) 또는 상기 제2 다층 박막 구조(120b) 중에서 적어도 하나는,상기 기판(210)과 수평한 제2 방향을 따라 전하 저장 요소(250)가 형성되고,상기 전하 저장 요소(250)는 터널 산화막(251), 전하 트랩막(252) 및 블록킹 절연막(253)을 순차적으로 포함하고,상기 터널 산화막(251)은 실리콘 산화물(SiO2) 구조로서 채널층(230)의 측벽 측에 형성되며,상기 블록킹 절연막(253)은 실리콘 산화물(SiO2)인 산화물-질화물-산화물(oxide-nitride-oxide; ONO) 구조로서 상기 게이트(260) 측에 형성되고,상기 전하 트랩막(252)은 실리콘 질화물(Si3N4) 구조로서 상기 터널 산화막(251) 및 상기 블록킹 절연막(253) 사이에 형성되는 것을 특징으로 하는 뒤틀림이 억제된 반도체 소자
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