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외부 장치로부터 뉴럴 네트워크 알고리즘의 제 1 층위에 대한 연산을 지시하는 제 1 명령어를 분석하는 명령어 분석기;상기 명령어 분석기의 제어 하에, 상기 제 1 층위에 대한 연산을 수행하는 다수의 연산기들을 포함하는 다형연산기 어레이;상기 명령어 분석기의 제어 하에, 상기 외부 장치 및 외부 메모리와 통신하는 인터페이스;내부 메모리;상기 명령어 분석기의 제어 하에, 상기 인터페이스를 통해 상기 외부 메모리로부터 수신된 데이터를 상기 내부 메모리에 저장하는 형변환 데이터 이동기; 및상기 명령어 분석기의 제어 하에, 상기 내부 메모리에 저장된 데이터 또는 상기 다형연산기 어레이에 의해 생성된 데이터의 변환을 수행하는 내부 형변환기를 포함하는 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 다형연산기 어레이의 상기 다수의 연산기들 중 제 1 연산기는 10-비트 덧셈기, 5-비트 덧셈기, 10-비트 곱셈기, 및 4-비트 곱셈기를 포함하는 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 제 1 층위보다 한 층위만큼 선행하여 연산이 수행된 제 2 층위의 결과 데이터가 상기 외부 메모리에 저장된 것에 응답하여, 상기 인터페이스는 상기 외부 메모리로부터 상기 제 2 층위의 결과 데이터를 읽고 그리고 상기 형변환 데이터 이동기로 전달하되,상기 제 2 층위의 결과 데이터는 상기 제 2 층위에 대한 상기 연산의 결과를 포함하는 뉴럴 네트워크 가속기
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제 3 항에 있어서,상기 제 1 층위에서 요구하는 데이터 타입의 총 비트수가 상기 제 2 층위에서 요구하는 데이터 타입의 총 비트 수보다 큰 것에 응답하여, 상기 형변환 데이터 이동기는:상기 제 2 층위의 결과 데이터의 형변환을 수행하고, 그리고상기 형변환된 제 2 층위의 결과 데이터를 상기 내부 메모리에 저장하는 뉴럴 네트워크 가속기
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제 3 항에 있어서,상기 제 1 층위에서 요구하는 데이터 타입의 총 비트수가 상기 제 2 층위에서 요구하는 데이터 타입의 총 비트 수보다 큰 것에 응답하여, 상기 형변환 데이터 이동기는 상기 제 2 층위의 결과 데이터를 상기 내부 메모리에 저장하고, 그리고상기 내부 형변환기는 상기 내부 메모리에 저장된 상기 제 2 층위의 결과 데이터의 형변환을 수행하고, 그리고 상기 형변환된 제 2 층위의 결과 데이터를 상기 다형연산기 어레이로 전달하는 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 제 1 층위보다 한 층위만큼 선행하여 연산이 수행된 제 2 층위의 결과 데이터가 상기 내부 메모리에 저장된 것에 응답하여, 상기 내부 형변환기는:상기 내부 메모리에 저장된 상기 제 2 층위의 결과 데이터에 대해 형변환을 수행하고, 그리고 상기 형변환된 제 2 층위의 결과 데이터를 상기 다형연산기 어레이로 전달하되,상기 제 2 층위의 결과 데이터는 상기 제 2 층위에 대한 상기 연산의 결과를 포함하는 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 제 1 층위보다 한 층위만큼 후행하여 연산이 수행될 제 3 층위에서 요구하는 데이터 타입의 총 비트 수가 상기 제 1 층위에서 요구하는 데이터 타입의 총 비트 수보다 큰 것에 응답하여, 상기 제 1 층위의 결과 데이터는 상기 내부 메모리 또는 상기 외부 메모리에 저장되되,상기 제 1 층위의 결과 데이터는 상기 다형연산기 어레이에 의해 수행된 상기 제 1 층위에 대한 상기 연산의 결과를 포함하는 뉴럴 네트워크 가속기
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8
제 1 항에 있어서,상기 제 1 층위보다 한 층위만큼 후행하여 연산이 수행될 제 3 층위에서 요구하는 데이터 타입의 총 비트 수가 상기 제 1 층위에서 요구하는 데이터 타입의 총 비트 수보다 작은 것에 응답하여,상기 내부 형변환기는:상기 제 1 층위의 결과 데이터의 형변환을 수행하고, 그리고상기 형변환된 제 1 층위의 결과 데이터를 상기 내부 메모리에 저장하되,상기 제 1 층위의 결과 데이터는 상기 다형연산기 어레이에 의해 수행된 상기 제 1 층위에 대한 상기 연산의 결과를 포함하는 뉴럴 네트워크 가속기
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제 1 항에 있어서,상기 제 1 층위보다 한 층위만큼 후행하여 연산이 수행될 제 3 층위에서 요구하는 데이터 타입의 총 비트 수가 상기 제 1 층위에서 요구하는 데이터 타입의 총 비트 수보다 작은 것에 응답하여,상기 형변환 데이터 이동기는:상기 제 1 층위의 결과 데이터의 형변환을 수행하고, 그리고상기 형변환된 제 1 층위의 결과 데이터를 상기 인터페이스로 전달하고, 그리고상기 인터페이스는 상기 형변환된 제 1 층위의 결과 데이터를 상기 외부 메모리에 저장하되,상기 제 1 층위의 결과 데이터는 상기 다형연산기 어레이에 의해 수행된 상기 제 1 층위에 대한 상기 연산의 결과를 포함하는 뉴럴 네트워크 가속기
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뉴럴 네트워크 알고리즘을 처리하기 위한 연산들을 수행하는 다형연산기 어레이, 내부 메모리, 외부 메모리에 저장된 데이터를 상기 내부 메모리로 전달하는 형변환 데이터 이동기, 및 상기 내부 메모리에 저장된 데이터 또는 상기 다형연산기 어레이에 의해 생성된 데이터의 형변환을 수행하는 내부 형변환기를 포함하는 뉴럴 네트워크 가속기의 동작 방법에 있어서:외부 장치로부터 뉴럴 네트워크 알고리즘의 제 1 층위에 대한 연산을 지시하는 제 1 명령어를 분석하는 단계;상기 제 1 층위보다 한 층위만큼 선행하여 연산이 수행된 제 2 층위의 결과 데이터의 형변환을 상기 형변환 데이터 이동기 또는 상기 내부 형변환기 중 어느 하나에 의해 수행하는 단계;상기 제 2 층위의 결과 데이터에 기반하여, 상기 제 1 층위에 대한 상기 연산을 수행하는 단계; 및상기 제 1 층위에 대한 상기 연산의 결과를 포함하는 상기 제 1 층위의 결과 데이터를 출력하는 단계를 포함하는 뉴럴 네트워크 가속기의 동작 방법
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제 10 항에 있어서,상기 제 2 층위의 결과 데이터가 상기 외부 메모리에 저장되고, 그리고 상기 제 1 층위에서 요구하는 데이터 타입의 총 비트수가 상기 제 2 층위에서 요구하는 데이터 타입의 총 비트 수보다 큰 것에 응답하여, 상기 제 2 층위의 결과 데이터의 상기 형변환은 상기 형변환 데이터 이동기에 의해 수행되는 뉴럴 네트워크 가속기의 동작 방법
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제 10 항에 있어서,상기 제 2 층위의 결과 데이터가 상기 외부 메모리에 저장되고, 그리고 상기 제 1 층위에서 요구하는 데이터 타입의 총 비트수가 상기 제 2 층위에서 요구하는 데이터 타입의 총 비트 수보다 작은 것에 응답하여, 상기 제 2 층위의 결과 데이터의 상기 형변환은 상기 내부 형변환기에 의해 수행되는 뉴럴 네트워크 가속기의 동작 방법
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제 10 항에 있어서,상기 제 2 층위의 결과 데이터가 상기 내부 메모리에 저장된 것에 응답하여, 상기 제 2 층위의 결과 데이터의 상기 형변환은 상기 내부 형변환기에 의해 수행되는 뉴럴 네트워크 가속기의 동작 방법
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제 10 항에 있어서,상기 제 1 층위의 결과 데이터를 출력하는 단계는:상기 제 1 층위보다 한 층위만큼 후행하여 연산이 수행될 제 3 층위에서 요구하는 데이터 타입의 총 비트 수가 상기 제 1 층위에서 요구하는 데이터 타입의 총 비트 수보다 큰 것에 응답하여, 상기 제 1 층위의 결과 데이터를 상기 내부 메모리 또는 상기 외부 메모리에 저장하는 단계를 포함하되,상기 제 1 층위의 결과 데이터는 상기 다형연산기 어레이에 의해 수행된 상기 제 1 층위에 대한 상기 연산의 결과를 포함하는 뉴럴 네트워크 가속기의 동작 방법
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제 10 항에 있어서,상기 제 1 층위의 결과 데이터를 출력하는 단계는:상기 제 1 층위보다 한 층위만큼 후행하여 연산이 수행될 제 3 층위에서 요구하는 데이터 타입의 총 비트 수가 상기 제 1 층위에서 요구하는 데이터 타입의 총 비트 수보다 작은 것에 응답하여, 상기 제 1 층위의 결과 데이터의 형변환을 수행하는 단계; 및상기 형변환된 제 1 층위의 결과 데이터를 상기 내부 메모리 또는 상기 외부 메모리에 저장하는 단계를 포함하되,상기 제 1 층위의 결과 데이터는 상기 다형연산기 어레이에 의해 수행된 상기 제 1 층위에 대한 상기 연산의 결과를 포함하는 뉴럴 네트워크 가속기의 동작 방법
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