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프로세서의 동작 방법에 있어서,상기 프로세서에 포함된 연산기의 최소 연산 단위보다 작은 비트 수를 가지는 가중치들(weights)과 활성들(activations)을 각각 입력 레지스터들에 배치하는 단계;상기 입력 레지스터들에 저장된 값들 간 곱셈을 수행하는 단계; 및상기 곱셈의 결과가 저장된 출력 레지스터에서 미리 정해진 비트 범위의 값을 상기 가중치들을 포함한 제1 벡터와 상기 활성들을 포함한 제2 벡터 간 내적(dot product) 결과로 출력하는 단계를 포함하는프로세서의 동작 방법
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제1항에 있어서,상기 배치하는 단계는상기 가중치들을 제1 순서로 제1 입력 레지스터에 배치하고, 상기 활성들을 상기 제1 순서의 역순인 제2 순서로 제2 입력 레지스터에 배치하는,프로세서의 동작 방법
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제1항에 있어서,상기 입력 레지스터들 각각에 배치할 상기 가중치들 및 상기 활성들의 개수는 상기 가중치들 각각의 비트 수, 상기 활성들 각각의 비트 수 및 상기 입력 레지스터들 각각의 비트 수에 기반하여 결정되는,프로세서의 동작 방법
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제1항에 있어서,상기 배치하는 단계는상기 가중치들과 상기 활성들을 각각 미리 정해진 간격으로 상기 입력 레지스터들에 배치하고,상기 미리 정해진 간격은 상기 입력 레지스터들 각각의 비트 수 및 상기 입력 레지스터들 각각에 배치할 상기 가중치들 및 상기 활성들의 개수에 기초하여 결정되는,프로세서의 동작 방법
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제1항에 있어서,상기 미리 정해진 비트 범위는상기 입력 레지스터들 각각에 배치된 상기 가중치들과 상기 활성들 간 미리 정해진 간격; 및각 입력 레지스터들에서 가장 상위 비트에 배치된 활성 또는 가중치의 비트 위치에 기초하여 결정되는,프로세서의 동작 방법
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제1항에 있어서,상기 출력하는 단계는상기 출력 레지스터에서 상기 미리 정해진 비트 범위의 나머지 비트 값을 0으로 설정하고, 상기 미리 정해진 비트 범위의 값을 하위 비트 위치로 시프트하는,프로세서의 동작 방법
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제1항에 있어서,상기 배치하는 단계는동일한 간격으로 이격되는 상기 가중치들 또는 상기 활성들 중 처음과 마지막이 입력 레지스터에서 최대로 이격되도록 상기 가중치들 또는 상기 활성들을 배치하는,프로세서의 동작 방법
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제7항에 있어서,상기 출력 레지스터는 상기 입력 레지스터보다 많은 비트 수를 가지는,프로세서의 동작 방법
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제1항에 있어서, 상기 가중치들과 상기 활성들의 전부가 상기 입력 레지스터들 각각에 배치될 수 없는 경우에 응답하여, 상기 배치하는 단계는 상기 가중치들과 상기 활성들의 대응하는 일부를 상기 입력 레지스터들 각각에 순차적으로 배치하고,상기 수행하는 단계는 상기 입력 레지스터들 각각에 순차적으로 배치되는 상기 가중치들과 상기 활성들의 대응하는 일부 간 곱셈을 순차적으로 수행하여 누적하고,상기 출력하는 단계는 순차적으로 수행되는 곱셈의 결과가 누적된 출력 레지스터에서 미리 정해진 비트 범위의 값을 상기 내적 결과로 출력하는, 프로세서의 동작 방법
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제9항에 있어서,상기 출력하는 단계는상기 출력 레지스터에서 상기 미리 정해진 비트 범위의 나머지 비트 값을 0으로 설정하고, 상기 미리 정해진 비트 범위의 값을 하위 비트로 위치로 시프트함으로써 상기 내적 결과를 출력하는,프로세서의 동작 방법
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제1항에 있어서,상기 연산기는 곱셈기(multiplier)인,프로세서의 동작 방법
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제1항에 있어서,상기 최소 연산 단위는 8 비트, 16 비트, 32 비트 및 64 비트 중 하나인,프로세서의 동작 방법
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제1항 내지 제12항 중에서 어느 한 항의 방법을 실행하는 컴퓨터 프로그램을 저장하는 컴퓨터 판독가능 기록매체
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프로세서에 포함된 연산기의 최소 연산 단위보다 작은 비트 수를 가지는 가중치들과 활성들이 각각 배치된 입력 레지스터들;상기 입력 레지스터들에 저장된 값들 간 곱셈을 수행하는 연산기; 및상기 곱셈의 결과를 저장하는 출력 레지스터를 포함하고,상기 출력 레지스터에서 미리 정해진 비트 범위의 값은 상기 가중치들을 포함한 제1 벡터와 상기 활성들을 포함한 제2 벡터 간 내적 결과로 출력되는,프로세서
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프로세서에 포함된 연산기의 최소 연산 단위보다 작은 비트 수를 가지는 가중치들과 활성들을 포함하는 메모리; 및상기 가중치들과 상기 활성들을 각각 입력 레지스터들에 배치하고, 상기 입력 레지스터들에 저장된 값들 간 곱셈을 수행하며, 상기 곱셈의 결과가 저장된 출력 레지스터에서 미리 정해진 비트 범위의 값을 상기 가중치들을 포함한 제1 벡터와 상기 활성들을 포함한 제2 벡터 간 내적 결과로 출력하는 프로세서를 포함하는전자 장치
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제15항에 있어서,상기 프로세서는상기 가중치들을 제1 순서로 제1 입력 레지스터에 배치하고, 상기 활성들을 상기 제1 순서의 역순인 제2 순서로 제2 입력 레지스터에 배치하는,전자 장치
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제15항에 있어서,상기 입력 레지스터들 각각에 배치할 상기 가중치들 및 상기 활성들의 개수는 상기 가중치들 각각의 비트 수, 상기 활성들 각각의 비트 수 및 상기 입력 레지스터들 각각의 비트 수에 기반하여 결정되는,전자 장치
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제15항에 있어서,상기 프로세서는상기 가중치들과 상기 활성들을 각각 미리 정해진 간격으로 상기 입력 레지스터들에 배치하고,상기 미리 정해진 간격은 상기 입력 레지스터들 각각의 비트 수 및 상기 입력 레지스터들 각각에 배치할 상기 가중치들 및 상기 활성들의 개수에 기초하여 결정되는,전자 장치
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제15항에 있어서,상기 미리 정해진 비트 범위는상기 입력 레지스터들 각각에 배치된 상기 가중치들과 상기 활성들 간 미리 정해진 간격; 및각 입력 레지스터들에서 가장 상위 비트에 배치된 활성 또는 가중치의 비트 위치에 기초하여 결정되는,전자 장치
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제15항에 있어서,상기 프로세서는동일한 간격으로 이격되는 상기 가중치들 또는 상기 활성들 중 처음과 마지막이 입력 레지스터에서 최대로 이격되도록 상기 가중치들 또는 상기 활성들을 배치하는,전자 장치
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