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기재(substrate); 상기 기재의 일면 상에 제1 방향으로 적층되고, 상기 제1 방향을 따라 관통하는 복수의 비아홀들을 포함하는 레이어; 및상기 레이어 내부에 형성되는 레이스 트랙; 을 포함하고,상기 레이스 트랙은,상기 기재의 일면 및 상기 기재의 일면을 바라보는 상기 레이어의 일면 사이에 배치되며, 상기 복수의 비아홀들 중 제1 비아홀의 가장자리 일부와 접하고, 상기 복수의 비아홀들 중 제2 비아홀의 가장자리 일부와 접하는 제1 자성체, 상기 제1 비아홀의 가장자리 일부와 접하는 상기 제1 자성체의 일 가장자리로부터 상기 제1 방향으로 상기 제1 비아홀의 내면(inner surface)을 따라 연장되는 제2 자성체, 및 상기 제2 비아홀의 가장자리 일부와 접하고, 상기 제1 자성체의 상기 일 가장자리를 마주하는 다른 가장자리로부터 상기 제1 방향으로, 상기 제2 비아홀의 내면을 따라 연장되는 제3 자성체를 포함하는, 반도체 장치
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제1항에 있어서,상기 레이스 트랙은,상기 제1 자성체를 마주하고, 상기 레이어의 타면상에 배치되고, 상기 제2 자성체 및 상기 제3 자성체와 연결되는 제4 자성체; 를 더(further) 포함하는, 반도체 장치
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제2항에 있어서,상기 제4 자성체는,상기 제1 자성체, 상기 제2 자성체, 및 상기 제3 자성체와 다른 재질로 형성되는,반도체 장치
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제1항에 있어서,상기 레이어는, 복수의 레이어들로 구성되고, 상기 제1 비아홀 및 제2 비아홀 각각은,상기 복수의 레이어들을 관통하는, 반도체 장치
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제1항에 있어서,상기 제1 비아홀 및 상기 제2 비아홀 각각은,미리 지정된 지점에서, 양단으로 향할수록, 단면적이 넓어지는, 반도체 장치
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제5항에 있어서, 상기 제1 비아홀 및 상기 제2 비아홀 각각은,상기 미리 지정된 지점으로부터 상기 제1 자성체에 가까워질수록, 상기 제1 비아홀 및 상기 제2 비아홀의 내면과 상기 제1 자성체의 면과 이루는 사이각이 작아지는, 반도체 장치
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제6항에 있어서, 상기 제2 자성체는,상기 제1 비아홀의 내면을 따라, 상기 제1 자성체의 일 가장자리를 향하여, 기울기가 변화하면서 연장되고,상기 제3 자성체는,상기 제2 비아홀의 내면을 따라, 상기 제1 자성체의 다른 가장자리를 향하여, 기울기가 변화하면서 연장되는, 반도체 장치
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제1항에 있어서,상기 레이스 트랙인 제1 레이스 트랙과 구별되고, 상기 제1 레이스 트랙으로부터, 상기 제1 방향과 구별되는 제2 방향으로 이격된 제2 레이스 트랙; 및 상기 제1 레이스 트랙으로부터, 상기 제1 방향 및 상기 제2 방향과 구별되는 제3 방향으로 이격된 제3 레이스 트랙; 을 더 포함하고,상기 제1 방향은, 상기 제2 방향 및 상기 제3 방향이 형성하는 면과 수직인,반도체 장치
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제8항에 있어서,상기 제1 레이스 트랙과 상기 제2 레이스 트랙을 전기적으로 연결하는, 제1 선로; 및상기 제1 레이스 트랙과 상기 제3 레이스 트랙을 전기적으로 연결하는, 제2 선로; 를 더 포함하고,상기 제1 선로는, 상기 제1 레이스 트랙과 상기 제2 레이스 트랙의 구동 신호를 전달하고,상기 제2 선로는, 상기 제2 레이스 트랙 및 상기 제3 레이스 트랙에 포함된 정보를 획득하는, 반도체 장치
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기재;일 가장자리 및 상기 일 가장자리를 마주보는 다른 가장자리를 포함하고, 상기 기재의 일면 상에 배치되는 제1 자성체;상기 제1 자성체 및 상기 기재의 일면 상에 배치되고, 제1 방향을 따라 관통되고, 상기 제1 자성체의 일 가장자리 및 다른 가장자리와 접하는 적어도 하나의 비아홀을 포함하는 레이어;상기 제1 자성체의 일 가장자리로부터, 상기 제1 방향으로, 상기 적어도 하나의 비아홀의 내면을 따라 연장되는 제2 자성체; 및상기 제1 자성체의 상기 다른 가장자리로부터 상기 제1 방향으로, 상기 적어도 하나의 비아홀의 내면을 따라 연장되는 제3 자성체; 를 더 포함하고,상기 일 가장자리의 양단은 상기 다른 가장자리의 양단과 이격되는,반도체 장치
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제10항에 있어서,상기 제1 자성체와 접하고, 상기 적어도 하나의 비아홀을 채우는 비자성체로 형성된 보강 부재; 를 더 포함하고,반도체 장치
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제11항에 있어서,상기 보강 부재에 의해 지지되고, 상기 제1 자성체를 마주하며, 상기 제2 자성체 및 상기 제3 자성체와 연결되는, 제4 자성체; 를 더 포함하는, 반도체 장치
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제10항에 있어서,상기 적어도 하나의 비아홀은,미리 지정된 지점에서, 상기 기재로 향할수록, 단면적이 좁아지는,반도체 장치
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제10항에 있어서,상기 레이어는, 복수의 레이어들을 포함하고,상기 적어도 하나의 비아홀은, 상기 복수의 레이어들을 관통하는, 반도체 장치
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반도체 장치의 제조방법에 있어서,기재를 배치하는 동작;상기 기재의 일면상에 제1 자성체를 성형하는 동작;상기 제1 자성체가 성형된 상기 기재의 일면 상에, 제1 방향으로 적어도 하나의 레이어를 적층하는 동작;상기 적어도 하나의 레이어의 일면으로부터, 타면까지 상기 제1 방향으로 관통하는 복수의 비아홀들을 형성하는 동작; 및상기 형성된 복수의 비아홀들 중 제1 비아홀의 내면에 상기 제1 자성체의 일 가장자리로부터 상기 제1 방향으로 연장되는 제2 자성체를 형성하는 동작; 상기 제1 비아홀과 구별되는 상기 복수의 비아홀들 중 제2 비아홀의 내면에 상기 제1 자성체의 일 가장자리를 마주하는 다른 가장자리로부터 상기 제1 방향으로 연장되는 제3 자성체를 형성하는 동작을 포함하고,상기 제1 자성체를 성형하는 동작은,상기 기재의 일면 상에 미리 지정된 형상의 개구를 가지는 마스크를 부착하고, 상기 마스크가 부착된 일면에 제1 자성체를 증착하고, 상기 마스크를 제거하는 반도체 장치의 제조방법
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