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기판 상에 제1 도전 패턴들 및 제2 도전 패턴을 포함하는 도전 패턴을 형성하는 것, 상기 제2 도전 패턴은 상기 제1 도전 패턴들과 연결되고, 상기 제1 도전 패턴들과 동일한 조성비를 가지고; 상기 제1 도전 패턴들 상에 보호 절연 패턴을 형성하는 것; 상기 보호 절연 패턴에 노출된 상기 제2 도전 패턴을 산화시켜, 반도체 패턴을 형성하는 것; 및 상기 제1 도전 패턴들과 각각 접속하는 소스/드레인 배선들을 형성하는 것을 포함하되, 상기 제2 도전 패턴은 상기 제1 도전 패턴들 사이에 제공되고, 상기 도전 패턴의 니켈 함량비는 50 원자 퍼센트 이상 100 원자 퍼센트 이하이고, 상기 반도체 패턴의 니켈 함량비는 상기 제1 도전 패턴들의 니켈 함량비보다 더 작은 트랜지스터 제조 방법
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제1 항에 있어서, 상기 제1 도전 패턴들은 보조 금속을 더 포함하고, 상기 반도체 패턴은 상기 보조 금속을 더 포함하고, 상기 반도체 패턴의 상기 보조 금속의 함량비는 상기 제1 도전 패턴들의 상기 보조 금속의 함량비보다 더 작고, 상기 보조 금속은 Li, Na, K, V, Sn, 및 Cu 중에서 적어도 하나를 포함하는 트랜지스터 제조 방법
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제1 항에 있어서, 상기 반도체 패턴 및 상기 보호 절연 패턴 상에 게이트 절연막을 형성하는 것을 더 포함하되, 상기 게이트 절연막은 상기 반도체 패턴의 상면과 직접 물리적으로 접촉하고, 상기 게이트 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화질화물을 포함하는 트랜지스터 제조 방법
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제1 항에 있어서, 상기 반도체 패턴은 상기 제1 도전 패턴들과 동일한 금속을 포함하고, 상기 반도체 패턴은 상기 제1 도전 패턴들보다 더 높은 산소 함량비를 갖는 트랜지스터 제조 방법
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제1 항에 있어서, 상기 반도체 패턴의 상면은 상기 제1 도전 패턴들의 상면과 공면(coplanar)을 갖는 트랜지스터 제조 방법
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제1 항에 있어서, 상기 도전 패턴을 형성하는 것 이전에, 상기 기판 상에 버퍼층을 형성하는 것을 더 포함하되, 상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 또는 알루미늄 산화물을 포함하는 트랜지스터 제조 방법
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제1 항에 있어서, 상기 반도체 패턴을 형성하는 것은 산소(O2) 플라즈마 처리 또는 아산화질소(N2O) 플라즈마 처리에 의해 수행되는 트랜지스터 제조 방법
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제1 항에 있어서, 상기 반도체 패턴을 형성하는 것은 25℃ 내지 1000℃에서 열처리하는 것을 포함하는 트랜지스터 제조 방법
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제1 항에 있어서, 상기 반도체 패턴은 상기 제1 도전 패턴들 사이에 개재되며, 채널 영역을 포함하는 트랜지스터 제조 방법
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제1 항에 있어서, 상기 반도체 패턴과 수직적으로 이격된 게이트 패턴을 형성하는 것을 더 포함하되, 상기 게이트 패턴은 상기 반도체 패턴과 평면적 관점에서 오버랩되는 트랜지스터 제조 방법
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제10 항에 있어서, 상기 게이트 패턴은 상기 소스/드레인 배선들과 동일한 금속을 포함하고, 동일한 두께를 갖는 트랜지스터 제조 방법
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제 1항에 있어서, 상기 반도체 패턴 및 상기 보호 절연 패턴 상에 게이트 절연막을 형성하는 것; 상기 게이트 절연막 및 상기 보호 절연 패턴을 관통하는 홀들을 형성하여, 상기 제1 도전 패턴들을 노출시키는 것; 및 상기 홀들 내에 콘택 패턴들을 형성하여, 상기 제1 도전 패턴들과 각각 접속시키는 것을 포함하는 트랜지스터 제조 방법
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기판; 상기 기판 상에 제공되고, 서로 옆으로 이격된 소스/드레인 패턴들; 상기 기판 상에 제공되고, 상기 소스/드레인 패턴들 사이에 배치된 반도체 패턴; 상기 소스/드레인 패턴들을 덮고, 상기 반도체 패턴을 노출시키는 보호 절연 패턴; 상기 반도체 패턴 및 상기 보호 절연 패턴 상에 제공된 게이트 절연 패턴; 상기 게이트 절연 패턴 상에 배치되며, 상기 소스/드레인 패턴들과 각각 접속하는 소스/드레인 배선들; 및 상기 게이트 절연 패턴 상에 배치되고, 상기 반도체 패턴과 수직적으로 이격되는 게이트 패턴을 포함하고, 상기 소스/드레인 패턴들은 50 원자 퍼센트 이상 100 원자 퍼센트 이하의 니켈을 포함하고, 상기 반도체 패턴은 상기 소스/드레인 패턴들과 동일한 금속을 포함하고, 상기 반도체 패턴은 상기 소스/드레인 패턴들보다 더 높은 산소 함량비 및 더 낮은 니켈 함량비를 갖는 트랜지스터
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제13 항에 있어서, 상기 소스/드레인 도전 패턴들은 보조 금속을 더 포함하고, 상기 반도체 패턴은 상기 보조 금속을 더 포함하고, 상기 반도체 패턴은 상기 소스/드레인 패턴들보다 더 작은 보조 금속 함량비를 갖고, 상기 보조 금속은 Li, Na, K, V, Sn, 및 Cu 중에서 적어도 하나를 포함하는 트랜지스터
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제13 항에 있어서, 상기 기판과 상기 반도체 패턴 사이 및 상기 기판과 상기 소스/드레인 패턴들 사이에 개재된 버퍼층을 더 포함하되, 상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 또는 알루미늄 산화물을 포함하는 트랜지스터
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제13 항에 있어서, 상기 게이트 절연막은 상기 반도체 패턴의 상면과 직접 물리적으로 접촉하고, 상기 게이트 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화질화물을 포함하고, 상기 보호 절연 패턴은 상기 소스/드레인 패턴들 및 상기 게이트 절연막 사이에 개재된 트랜지스터
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