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제 1 면과 제 2 면을 갖는 제 1 도전형의 반도체 본체;상기 반도체 본체의 상기 제 1 면에 형성된 애노드 영역;상기 반도체 본체의 상기 제 2 면에 형성된 캐소드 영역;상기 반도체 본체의 상기 제 1 면에 상기 애노드 영역으로부터 이격되게 형성되는 복수의 바이어스 영역들; 및상기 반도체 본체의 상기 제 1 면 상에 형성되고, 상기 복수의 바이어스 영역들에 서로 다른 바이어스 전압들을 인가하되, 상기 애노드 영역으로부터 멀어질수록 높은 바이어스 전압이 인가되도록 상기 복수의 바이어스 영역들에 바이어스 전압들을 인가하는 전압 디바이더를 포함하고,각 바이어스 영역은 상기 애노드 영역을 둘러싸는 원주 상에 서로 이격되게 배치된 제 2 도전형의 복수의 조각 영역들을 포함하는,반도체 드리프트 검출기
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제 1 항에 있어서,각 바이어스 영역 내 상기 복수의 조각 영역들은 등전위를 갖도록 전도성 배선을 이용하여 서로 연결된, 반도체 드리프트 검출기
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제 2 항에 있어서,상기 전도성 배선은 상기 복수의 조각 영역들 상에 상기 복수의 조각 영역들을 연결하는 원주를 따라서 형성된 링 부분을 포함하는,반도체 드리프트 검출기
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제 2 항에 있어서,상기 전도성 배선은 상기 전압 디바이더의 일부분에 연결된,반도체 드리프트 검출기
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제 4 항에 있어서,상기 전압 디바이더는 상기 반도체 본체 상에 형성된 저항층을 포함하고,상기 전도성 배선은 상기 저항층의 일부분과 상기 복수의 조각 영역들을 연결하도록 형성된,반도체 드리프트 검출기
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제 5 항에 있어서,상기 저항층은 제 1 도전형 또는 제 2 도전형의 폴리실리콘층을 포함하는,
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제 5 항에 있어서,상기 저항층은 상기 복수의 바이어스 영역들 외측의 상기 반도체 본체 상에 형성된,반도체 드리프트 검출기
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제 5 항에 있어서,상기 저항층은 복수의 라인 패턴이 연결된 구조를 갖는, 반도체 드리프트 검출기
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제 1 항에 있어서,상기 복수의 바이어스 영역들은 상기 애노드 영역으로부터 점차 멀어지게 배치된 제 1 내지 제 n 바이어스 영역들을 포함하고,상기 제 1 내지 제 n 바이어스 영역들은 상기 전압 디바이더로부터 제 1 내지 제 n 바이어스 전압들을 각각 인가받고,상기 제 1 내지 제 n 바이어스 전압들은 뒤로 갈수록 점차 감소하는 값을 갖는,반도체 드리프트 검출기
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제 9 항에 있어서,상기 전압 디바이더는 상기 반도체 본체 상에 형성되고 서로 연결된 제 1 내지 제 n-1 저항들을 포함하고,상기 제 1 저항의 일 단부에 상기 제 1 바이어스 전압이 인가되고, 상기 제 n-1 저항의 타 단부에 상기 제 n 바이어스 전압이 인가된,반도체 드리프트 검출기
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11
제 10 항에 있어서,상기 제 1 내지 제 n-1 저항들은 상기 복수의 바이어스 영역들 외측의 상기 반도체 본체 상에 하나의 라인 패턴으로 형성된,반도체 드리프트 검출기
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제 12 항에 있어서,상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인,반도체 드리프트 검출기
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