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제1 메모리에 연결된 합성 곱 신경망의 연산 가속화 장치에 의해 수행되는 합성 곱 신경망의 연산 가속화 방법에 있어서,상기 제1 메모리의 복수의 로어드 데이터 존재 여부에 기초하여, 프로세서로부터 데이터의 합성 곱 연산에 이용되는 복수의 제1 가상 주소(virtual address)를 획득하는 단계;상기 복수의 제1 가상 주소를 각 제1 가상 주소에 대응되는 복수의 원본 데이터의 중복 요소가 고려된 가상 주소 변환 식에 기초하여, 각 제1 가상 주소에 대응되는 복수의 원본 데이터의 물리 주소로 변환하는 단계;상기 변환된 복수의 원본 데이터의 물리 주소를 이용하여, 상기 복수의 원본 데이터를 데이터가 저장된 제1 버퍼로부터 획득하는 단계; 및상기 가상 주소 변환 식 및 상기 획득된 복수의 원본 데이터를 이용하여 상기 제1 가상 주소에 대응되는 복수의 로어드 데이터를 생성하고, 상기 생성된 복수의 로어드 데이터를 상기 제1 메모리로 전달하는 단계를 포함하는,합성 곱 신경망의 연산 가속화 방법
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제 1 항에 있어서, 상기 프로세서는 중앙처리장치(CPU)이고, 상기 제1 메모리는 L1 캐쉬 메모리인,합성 곱 신경망의 연산 가속화 방법
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제 1 항에 있어서,상기 복수의 제1 가상 주소를 획득하는 단계는,상기 제1 가상 주소에 대응되는 상기 복수의 로어드 데이터가 제1 메모리에 있는 경우에는 상기 제1 가상 주소를 획득하는 단계를 수행하지 않는,합성 곱 신경망의 연산 가속화 방법
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제 1 항에 있어서,상기 복수의 원본 데이터의 물리 주소로 변환하는 단계는,상기 복수의 원본 데이터의 물리 주소, 상기 가상 주소 변환 식 및 기 저장된 로어링 연산 테이블에 기초하여, 상기 복수의 제1 가상 주소를 상기 복수의 원본 데이터의 가상 주소로 변환하는 단계; 및상기 변환된 원본 데이터의 가상 주소를 상기 원본 데이터의 물리 주소로 변환하는 단계를 포함하는,합성 곱 신경망의 연산 가속화 방법
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제 4 항에 있어서,상기 로어링 연산 테이블은,원본 데이터의 시작 주소, 원본 데이터의 너비, 원본 데이터의 높이, 원본 데이터의 채널 수, 합성 곱 연산에 이용되는 커널의 너비, 높이, 패딩 수 및 로어드 데이터의 시작 주소 중 적어도 하나를 포함하는,합성 곱 신경망의 연산 가속화 방법
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제 1 항에 있어서,상기 복수의 제1 가상 주소를 상기 복수의 원본 데이터의 물리 주소로 변환하는 단계는,복수의 원본 데이터의 가상 주소가 복수의 원본 데이터의 물리 주소로 기 변환되었던 정보가 저장된 제2 버퍼에 상기 복수의 원본 데이터의 가상 주소가 상기 복수의 원본 데이터의 물리 주소로 변환된 정보가 존재하는 지 여부를 판단하는 단계; 및상기 변환된 정보가 상기 제2 버퍼에 존재 경우, 상기 변환된 정보로 상기 복수의 제1 가상 주소를 상기 복수의 원본 데이터의 물리 주소로 변환하는 단계를 포함하는,합성 곱 신경망의 연산 가속화 방법
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제 1 항에 있어서,상기 복수의 원본 데이터를 상기 제1 버퍼로부터 획득하는 단계는,상기 복수의 원본 데이터가 상기 제1 버퍼에 존재하는 경우, 상기 복수의 원본 데이터를 상기 제1 버퍼로부터 획득하고, 상기 복수의 원본 데이터가 상기 제1 버퍼에 존재하지 않는 경우, 상기 복수의 원본 데이터를 상기 제1 메모리와는 상이한 제2 메모리에 요청하여 상기 제1 버퍼로부터 상기 복수의 원본 데이터를 획득하는 단계를 포함하는,합성 곱 신경망의 연산 가속화 방법
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제 7 항에 있어서,상기 제2 메모리는,L2 캐쉬 메모리인,합성 곱 신경망의 연산 가속화 방법
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제 1 항에 있어서,상기 제1 버퍼는,상기 제1 메모리와는 상이한 제2 메모리로부터 획득된 상기 복수의 원본 데이터를 저장하는합성 곱 신경망의 연산 가속화 방법
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제1 메모리의 복수의 로어드 데이터 존재 여부에 기초하여, 프로세서로부터 데이터의 합성 곱 연산에 이용되는 복수의 제1 가상 주소(virtual address)를 획득하고, 상기 복수의 제1 가상 주소를 각 제1 가상 주소에 대응되는 복수의 원본 데이터의 중복 요소가 고려된 가상 주소 변환 식에 기초하여, 각 제1 가상 주소에 대응되는 복수의 원본 데이터의 물리 주소로 변환하는 주소 변환부;복수의 데이터를 저장하는 제1 버퍼부; 및상기 변환된 복수의 원본 데이터의 물리 주소를 이용하여, 상기 복수의 원본 데이터를 상기 제1 버퍼로부터 획득하고, 상기 가상 주소 변환 식 및 상기 획득된 복수의 원본 데이터를 이용하여 상기 제1 가상 주소에 대응되는 복수의 로어드 데이터를 생성하고, 상기 생성된 복수의 로어드 데이터를 상기 제1 메모리로 전달하는 로어드 데이터 생성부를 포함하는,합성 곱 신경망의 연산 가속화 장치
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로어드 데이터가 저장된 제1 메모리; 데이터의 합성 곱 연산에 이용되는 복수의 제1 가상 주소(virtual address)를 송신하는 프로세서; 및상기 제1 메모리의 복수의 제1 로어드 데이터 존재 여부에 기초하여, 상기 프로세서로부터 상기 복수의 제1 가상 주소를 획득하고, 상기 복수의 제1 가상 주소를 각 제1 가상 주소에 대응되는 복수의 원본 데이터의 중복 요소가 고려된 가상 주소 변환 식에 기초하여, 각 제1 가상 주소에 대응되는 복수의 원본 데이터의 물리 주소로 변환하며, 상기 변환된 복수의 원본 데이터의 물리 주소를 이용하여, 상기 복수의 원본 데이터를 데이터가 저장된 제1 버퍼로부터 획득하고, 상기 가상 주소 변환 식 및 상기 획득된 복수의 원본 데이터를 이용하여 상기 제1 가상 주소에 대응되는 복수의 제1 로어드 데이터를 생성하고, 상기 생성된 복수의 제1 로어드 데이터를 상기 제1 메모리로 전달하는 합성 곱 신경망의 연산 가속화 장치를 포함하는,합성 곱 신경망의 연산 가속화 시스템
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