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매트릭스 구조의 각 열마다 하나의 뉴런 소자와 복수의 시냅스 소자를 구비하되,상기 뉴런 소자는,상기 복수의 시냅스 소자로부터 출력된 전압에 의해 충전되는 GFG(Global Floating Gate)를 구비하고, 상기 GFG의 전압이 임계치를 초과함에 따라 스파이크 전압(-Vpost)을 출력하여 상기 GFG를 리셋하고 상기 복수의 시냅스 소자의 전기저항을 증감하며,상기 복수의 시냅스 소자는,이전 열에 위치한 뉴런 소자로부터 출력된 스파이크 전압(Vpre)을 입력받는 제1 전극과, 상기 뉴런 소자의 GFG로 전압을 출력하고 상기 뉴런 소자로부터 출력된 스파이크 전압(-Vpost)을 입력받는 제2 전극, 및 상기 뉴런 소자로부터 출력된 스파이크 전압(-Vpost)을 상기 제2 전극으로 전달하는 다이오드를 구비하고, 상기 뉴런 소자로부터 스파이크 전압(-Vpost)이 입력되면 STDP(Spike Timing Dependent Plasticity) 특성에 따라 전기저항을 증감하는 스파이킹 뉴럴 네트워크 회로
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2
제 1 항에 있어서,상기 뉴런 소자는,상기 각 열마다 위치한 GFG로 스파이크 전압(-Vpost)을 전달하는 WTA(Winner Takes All) 버스와 연결된 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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3
제 2 항에 있어서,상기 뉴런 소자는,상기 WTA 버스를 통해 상기 각 열마다 위치한 GFG로 스파이크 전압(-Vpost)을 전달하여 상기 각 열마다 위치한 GFG를 리셋하는 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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4
제 1 항에 있어서,상기 시냅스 소자는,기판;상기 기판 상에 배치된 플로팅 게이트;상기 플로팅 게이트를 피복하는 절연막;상기 절연막 상부에 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 반도체 채널; 및상기 반도체 채널 상에 서로 이격되게 배치되는 상기 제1 전극과 상기 제2 전극을 구비한 스파이킹 뉴럴 네트워크 회로
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5
제 4 항에 있어서,상기 절연막은,상기 GFG의 절연막 두께보다 두껍게 구현하여 상기 GFG는 완전 방전되더라도 상기 시냅스 소자는 일부 방전이 이루어지도록 하는 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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6
제 1 항에 있어서,상기 GFG는,금속 물질 및 그래핀(graphene)으로 이루어진 군에서 선택된 하나 이상으로 이루어진 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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7
매트릭스 구조의 각 열마다 하나의 뉴런 소자와 복수의 시냅스 소자를 구비하되,상기 뉴런 소자는,상기 복수의 시냅스 소자로부터 출력된 전압에 의해 충전되는 GFG(Global Floating Gate)를 구비하고, 상기 GFG의 전압이 임계치를 초과함에 따라 스파이크 전압(-Vpost)을 출력하여 상기 GFG를 리셋하고 상기 복수의 시냅스 소자의 전기저항을 증감하며,상기 복수의 시냅스 소자는,상기 뉴런 소자로부터 출력된 스파이크 전압(-Vpost)을 입력받는 제1 전극과, 이전 열에 위치한 뉴런 소자로부터 출력된 스파이크 전압(Vpre)을 입력받는 제2 전극, 및 상기 뉴런 소자의 GFG로 전압을 출력하는 제3 전극을 구비하고, 상기 뉴런 소자로부터 스파이크 전압(-Vpost)이 입력되면 STDP(Spike Timing Dependent Plasticity) 특성에 따라 전기저항을 증감하는 스파이킹 뉴럴 네트워크 회로
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8
제 7 항에 있어서,상기 뉴런 소자는,상기 각 열마다 위치한 GFG로 스파이크 전압(-Vpost)을 전달하는 WTA(Winner Takes All) 버스와 연결된 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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제 8 항에 있어서,상기 뉴런 소자는,상기 WTA 버스를 통해 상기 각 열마다 위치한 GFG로 스파이크 전압(-Vpost)을 전달하여 상기 각 열마다 위치한 GFG를 리셋하는 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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10
제 7 항에 있어서,상기 시냅스 소자는,기판;상기 기판 상에 배치된 플로팅 게이트;상기 플로팅 게이트를 피복하는 절연막;상기 절연막 상에 배치되는 제1 전극;상기 절연막 상부에 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 반도체 채널; 및상기 반도체 채널 상에 서로 이격되게 배치되는 상기 제2 전극과 상기 제3 전극을 구비한 스파이킹 뉴럴 네트워크 회로
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11
제 10 항에 있어서,상기 절연막은,상기 GFG의 절연막 두께보다 두껍게 구현하여 상기 GFG는 완전 방전되더라도 상기 시냅스 소자는 일부 방전이 이루어지도록 하는 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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12
제 7 항에 있어서,상기 GFG는,금속 물질 및 그래핀(graphene)으로 이루어진 군에서 선택된 하나 이상으로 이루어진 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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13
매트릭스 구조의 각 열마다 하나의 뉴런 소자와 복수의 시냅스 소자를 구비하되,상기 뉴런 소자는,상기 복수의 시냅스 소자로부터 출력된 전압에 의해 충전되는 GFG(Global Floating Gate)를 구비하고, 상기 GFG의 전압이 임계치를 초과함에 따라 스파이크 전압(-Vpost)을 출력하여 상기 GFG를 리셋하고 상기 복수의 시냅스 소자의 전기저항을 증감하며,상기 복수의 시냅스 소자는,이전 열에 위치한 뉴런 소자로부터 출력된 스파이크 전압(Vpre)을 입력받는 제1 전극과, 상기 뉴런 소자의 GFG로 전압을 출력하는 제2 전극과, 상기 뉴런 소자로부터 출력된 스파이크 전압(-Vpost)을 입력받는 제3 전극을 구비하고, 상기 뉴런 소자로부터 스파이크 전압(-Vpost)이 입력되면 STDP(Spike Timing Dependent Plasticity) 특성에 따라 전기저항을 증감하는 스파이킹 뉴럴 네트워크 회로
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제 13 항에 있어서,상기 뉴런 소자는,상기 각 열마다 위치한 GFG로 스파이크 전압(-Vpost)을 전달하는 WTA(Winner Takes All) 버스와 연결된 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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제 14 항에 있어서,상기 뉴런 소자는,상기 WTA 버스를 통해 상기 각 열마다 위치한 GFG로 스파이크 전압(-Vpost)을 전달하여 상기 각 열마다 위치한 GFG를 리셋하는 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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16
제 13 항에 있어서,상기 시냅스 소자는,기판;상기 기판 상에 배치된 플로팅 게이트;상기 플로팅 게이트의 상단부를 피복하는 제1 절연막;상기 제1 절연막 상부에 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 반도체 채널;상기 반도체 채널 상에 서로 이격되게 배치되는 상기 제1 전극과 상기 제2 전극;상기 플로팅 게이트의 하단부를 피복하는 제2 절연막; 및상기 제2 절연막 하부에 배치되는 제3 전극을 구비한 스파이킹 뉴럴 네트워크 회로
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제 16 항에 있어서,상기 절연막은,상기 GFG의 절연막 두께보다 두껍게 구현하여 상기 GFG는 완전 방전되더라도 상기 시냅스 소자는 일부 방전이 이루어지도록 하는 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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제 13 항에 있어서,상기 GFG는,금속 물질 및 그래핀(graphene)으로 이루어진 군에서 선택된 하나 이상으로 이루어진 것을 특징으로 하는 스파이킹 뉴럴 네트워크 회로
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