| 1 |
1
제 1 노드에 제공된 신호와 제 2 노드에 제공된 신호의 위상을 혼합하여 제 3 노드와 제 4 노드에서 신호를 출력하는 지터 소거 회로; 및제 3 노드의 신호와 제 4 노드의 신호의 지연량을 조절하여 제 5 노드와 제 6 노드에서 신호를 출력하는 지연 조정 회로를 포함하는 위상 혼합 회로
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| 2 |
2
청구항 1에 있어서, 상기 지터 소거 회로는상기 제 1 노드와 상기 제 3 노드 사이에 직렬 연결된 N+2m 개의 인버터;상기 제 1 노드와 상기 제 4 노드 사이에 직렬 연결된 N+3m 개의 인버터;상기 제 2 노드와 상기 제 3 노드 사이에 직렬 연결된 N+m 개의 인버터; 및상기 제 2 노드와 상기 제 4 노드 사이에 직렬 연결된 N+2m 개의 인버터를 포함하되 상기 N 은 0 이상의 정수이고 m은 자연수인 위상 혼합 회로
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| 3 |
3
청구항 2에 있어서, 상기 제 1 노드에 인가되는 신호와 상기 제 2 노드에 인가되는 신호의 위상 차이는 상기 제 1 노드에 인가되는 신호의 반주기와 m개의 인버터 지연량의 합에 대응하는 위상 혼합 회로
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| 4 |
4
청구항 2에 있어서, 상기 지연 조정 회로는상기 제 3 노드와 상기 제 5 노드 사이에 직렬 연결된 M+m 개의 인버터;상기 제 3 노드와 상기 제 6 노드 사이에 직렬 연결된 M+2m 개의 인버터;상기 제 4 노드와 상기 제 5 노드 사이에 직렬 연결된 M+2m 개의 인버터; 및상기 제 4 노드와 상기 제 6 노드 사이에 직렬 연결된 M+m 개의 인버터를 포함하되 상기 M은 0이상의 정수인 위상 혼합 회로
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| 5 |
5
다위상 입력 클록 신호의 지연량을 제어하여 다위상 클록 신호를 출력하는 다수의 위상 지연 회로;다수의 다위상 클록 신호의 위상을 혼합하여 다위상 출력 클록 신호를 제공하는 다수의 위상 혼합 회로;상기 다수의 다위상 클록 신호 또는 상기 다수의 다위상 출력 클록 신호에서 두 개의 클록 신호를 선택하는 클록 선택 회로;상기 두 개의 클록 신호의 지연량 또는 위상을 조절하여 제 1 선택 클록 신호와 제 2 선택 클록 신호를 제공하는 다수의 지연 회로; 상기 제 1 선택 클록 신호와 상기 제 2 선택 클록 신호의 위상차를 탐지하는 위상 탐지 회로; 및상기 위상 탐지 회로의 출력에 따라 상기 다수의 위상 지연 회로의 지연량을 제어하는 위상 제어 회로;를 포함하는 다위상 클록 신호 정렬 회로
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| 6 |
6
청구항 5에 있어서, 상기 다수의 위상 혼합 회로는 각각제 1 노드에 제공된 신호와 제 2 노드에 제공된 신호의 위상을 혼합하여 제 3 노드와 제 4 노드에서 신호를 출력하는 지터 소거 회로; 및제 3 노드의 신호와 제 4 노드의 신호의 지연량을 조절하여 제 5 노드와 제 6 노드에서 신호를 출력하는 지연 조정 회로를 포함하는 다위상 클록 신호 정렬 회로
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| 7 |
7
청구항 6에 있어서, 상기 지터 소거 회로는상기 제 1 노드와 상기 제 3 노드 사이에 직렬 연결된 N+2m 개의 인버터;상기 제 1 노드와 상기 제 4 노드 사이에 직렬 연결된 N+3m 개의 인버터;상기 제 2 노드와 상기 제 3 노드 사이에 직렬 연결된 N+m 개의 인버터; 및상기 제 2 노드와 상기 제 4 노드 사이에 직렬 연결된 N+2m 개의 인버터를 포함하되 상기 N 은 0 이상의 정수이고 m은 자연수인 다위상 클록 신호 정렬 회로
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| 8 |
8
청구항 7에 있어서, 상기 지연 조정 회로는상기 제 3 노드와 상기 제 5 노드 사이에 직렬 연결된 M+m 개의 인버터;상기 제 3 노드와 상기 제 6 노드 사이에 직렬 연결된 M+2m 개의 인버터;상기 제 4 노드와 상기 제 5 노드 사이에 직렬 연결된 M+2m 개의 인버터; 및상기 제 4 노드와 상기 제 6 노드 사이에 직렬 연결된 M+m 개의 인버터를 포함하되 M은 0이상의 정수인 다위상 클록 신호 정렬 회로
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| 9 |
9
청구항 7에 있어서, 상기 다위상 클록 신호는 4 위상 클록 신호로서 제 1 클록 신호, 제 2 클록 신호, 제 3 클록 신호 및 제 4 클록 신호를 포함하되,상기 제 2 클록 신호는 상기 제 1 클록 신호와 반대 위상을 가지고, 상기 제 3 클록 신호는 상기 제 1 클록 신호에 비하여 90도 지연된 위상을 가지며, 상기 제 4 클록 신호는 상기 제 3 클록 신호와 반대 위상을 가지되,상기 다수의 위상 혼합 회로는 상기 제 1 클록 신호와 상기 제 2 클록 신호를 입력받아 제 1 출력 클록 신호와 제 2 출력 클록 신호를 생성하는 위상 혼합 회로, 및 상기 제 3 클록 신호와 상기 제 4 클록 신호를 입력받아 제 3 출력 클록 신호와 제 4 출력 클록 신호를 생성하는 위상 혼합 회로를 포함하는 다위상 클록 신호 정렬 회로
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| 10 |
10
청구항 9에 있어서, 상기 위상 제어 회로는 상기 제 1 클록 신호와 상기 제 2 클록 신호의 듀티비를 조절하고 상기 제 3 클록 신호와 상기 제 4 클록 신호의 듀티비를 조절하는 듀티비 조절 동작을 제어하고 상기 제 1 출력 클록 신호, 상기 제 2 출력 클록 신호, 상기 제 3 출력 클록 신호 및 상기 제 4 출력 클록 신호 사이의 위상차를 조절하는 위상 조절 동작을 제어하는 다위상 클록 신호 정렬 회로
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11
청구항 10에 있어서, 상기 위상 제어 회로는 상기 듀티비 조절 동작을 제어하기 위해,상기 제 1 클록 신호와 상기 제 2 클록 신호 사이의 시간 간격 및 상기 제 3 클록 신호와 상기 제 4 클록 신호 사이의 시간 간격을 상기 제 1 클록 신호의 주기의 50%와 m개의 인버터의 지연량을 합한 제 1 시간으로 조절하는 제 1 동작을 제어하고,상기 제 1 클록 신호의 하강 에지와 상기 제 3 클록 신호의 하강 에지를 조절하여 상기 제 1 클록 신호와 상기 제 3 클록 신호의 듀티비를 조절하는 제 2 동작을 제어하고,상기 제 2 클록 신호의 하강 에지와 상기 제 4 클록 신호의 하강 에지를 조절하여 상기 제 2 클록 신호와 상기 제 4 클록 신호의 듀티비를 조절하는 제 3 동작을 제어하는 다위상 클록 신호 정렬 회로
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| 12 |
12
청구항 11에 있어서, 상기 제 1 동작을 제어하기 위하여상기 클록 선택 회로는 상기 제 1 클록 신호와 상기 제 2 클록 신호를 선택하고,상기 위상 탐지 회로는 상기 제 1 클록 신호의 상승 에지와 상기 제 2 클록 신호를 상기 제 1 시간 동안 지연한 신호의 상승 에지의 위상차를 탐지하고,상기 위상 제어 회로는 상기 위상차에 따라 상기 제 2 클록 신호의 상승 에지를 조절하도록 대응하는 위상 지연 회로를 제어하는 다위상 클록 신호 정렬 회로
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13
청구항 12에 있어서, 상기 제 2 동작을 제어하기 위하여상기 클록 선택 회로는 상기 제 1 클록 신호와 상기 제 2 클록 신호를 선택하고,상기 위상 탐지 회로는 상기 제 1 클록 신호의 하강 에지와 상기 제 2 클록 신호를 상기 제 1 클록 신호의 주기의 50%에 대응하는 시간동안 지연한 신호의 하강 에지의 위상차를 탐지하고,상기 위상 제어 회로는 상기 위상차에 따라 상기 제 2 클록 신호의 하강 에지를 조절하도록 대응하는 위상 지연 회로를 제어하는 다위상 클록 신호 정렬 회로
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| 14 |
14
청구항 13에 있어서, 상기 제 2 동작을 제어하기 위하여상기 클록 선택 회로는 상기 제 3 클록 신호와 상기 제 4 클록 신호를 선택하고,상기 위상 탐지 회로는 상기 제 3 클록 신호의 하강 에지와 상기 제 4 클록 신호를 상기 주기의 50%에 대응하는 시간동안 지연한 신호의 하강 에지의 위상차를 탐지하고,상기 위상 제어 회로는 상기 위상차에 따라 상기 제 4 클록 신호의 하강 에지를 조절하도록 대응하는 위상 지연 회로를 제어하는 다위상 클록 신호 정렬 회로
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15
청구항 14에 있어서, 상기 위상 조절 동작을 제어하기 위하여상기 클록 선택 회로는 상기 제 1 클록 신호와 상기 제 3 클록 신호를 선택하고,상기 위상 탐지 회로는 상기 제 1 클록 신호를 상기 주기의 25%에 대응하는 시간동안 지연한 신호의 상승 에지와 상기 제 3 클록 신호를 상기 주기의 25%에 대응하는 시간동안 지연한 신호의 상승 에지의 위상차를 탐지하고,상기 위상 제어 회로는 상기 위상차에 따라 상기 제 3 클록 신호의 상승 에지를 조절하도록 대응하는 위상 지연 회로를 제어하는 다위상 클록 신호 정렬 회로
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