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멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 방법으로서,상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(즉, 패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 디렉토리 라인을 제공하는 단계; 및상기 적어도 하나의 메모리 엔트리의 공유 정보가 변경될 때마다 상기 디렉토리 라인을 갱신하는 단계를 포함하는 복수의 캐시 메모리의 일관성 관리 방법
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제1항에 있어서, 상기 공유되는 적어도 하나의 메모리 엔트리의 데이터는 상기 적어도 하나의 메모리 엔트리를 공유하는 캐시 메모리들에 연결된 코어들에 의하여 사용되는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법
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제1항에 있어서, 상기 피벗 필드에는 상기 적어도 하나의 메모리 엔트리를 최초로 액세스하는 캐시 메모리의 식별자가 기입되는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법
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제1항에 있어서, 상기 디렉토리 라인은 상기 패턴 윈도우의 수가 복수 개임을 나타내는 비축 필드를 더 포함하는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법
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제1항에 있어서, 상기 패턴 윈도우 내에 상기 적어도 하나의 메모리 엔트리를 공유하는 적어도 하나의 캐시 메모리가 포함되지 않는 경우, 상기 피벗 필드는 상기 포함되는 않는 캐시 메모리가 포함되도록 변경되는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법
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제5항에 있어서, 상기 피벗 필드가 변경된 후에 상기 패턴 윈도우는 상기 포함되는 않는 캐시 메모리가 포함되도록 쉬프팅되는 것을 특징으로 하는 복수의 캐시 메모리의 일관성 관리 방법
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멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 회로로서,상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 중재부; 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(즉, 패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하고,상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고, 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지하는 일관성 관리 회로
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제7항에 있어서,상기 공유되는 적어도 하나의 메모리 엔트리의 데이터는 상기 적어도 하나의 메모리 엔트리를 공유하는 캐시 메모리들에 연결된 코어들에 의하여 사용되는 것을 특징으로 하는 일관성 관리 회로
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제7항에 있어서, 상기 피벗 필드에는 상기 적어도 하나의 메모리 엔트리를 최초로 액세스하는 캐시 메모리의 식별자가 기입되는 것을 특징으로 하는 일관성 관리 회로
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제7항에 있어서, 상기 디렉토리 라인은 상기 패턴 윈도우의 수가 복수 개임을 나타내는 비축 필드를 더 포함하는 것을 특징으로 하는 일관성 관리 회로
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제7항에 있어서, 상기 패턴 윈도우 내에 상기 적어도 하나의 메모리 엔트리를 공유하는 적어도 하나의 캐시 메모리가 포함되지 않는 경우, 상기 일관성 관리부는 상기 피벗 필드가 상기 포함되는 않는 캐시 메모리가 포함되도록 변경되도록 제어하는 것을 특징으로 일관성 관리 회로
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제11항에 있어서, 상기 일관성 관리부는 상기 피벗 필드가 변경된 후에 상기 패턴 윈도우가 상기 포함되는 않는 캐시 메모리가 포함되도록 쉬프팅시키는 것을 특징으로 하는 일관성 관리 회로
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복수의 코어들을 가지는 멀티 코어 반도체 장치에 포함된 캐시 장치로서,상기 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리들; 및요청 신호에 대응하는 요청된 데이터를 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리 회로를 포함하고,상기 일관성 관리 회로는, 상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 상기 중재부; 상기 요청 신호에 대응하는 상기 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(즉, 패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하며,상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지하는 캐시 장치
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메인 메모리;상기 메인 메모리의 데이터 중 일부를 저장하고, 상기 저장된 데이터의 일관성을 유지하는 캐시 장치; 및복수의 코어들을 포함하고, 상기 캐시 장치를 통해 상기 메인 메모리와 데이터를 주고받는 프로세서를 포함하고,상기 캐시 장치는, 상기 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리들; 및요청 신호에 대응하는 요청된 데이터를 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하며, 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 캐시 메모리와 일정한 범위(즉, 패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 제어하며 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지하는 일관성 관리 회로를 포함하는 반도체 장치
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