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시스템온칩, 마이크로컨트롤러, 이를 포함하는 전자 장치 및 시스템온칩의 통신 방법

  • 기술번호 : KST2015115681
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 시스템온칩은 마스터 IP 및 슬레이브 IP를 포함한다. 슬레이브 IP는 주소 채널 및 복수의 마이크로 데이터 채널들을 통해 마스터 IP와 통신을 수행한다. 마스터 IP는 주소 채널을 통해 주소, 제어 신호 및 복수의 마이크로 데이터 채널들 중에서 적어도 하나의 마이크로 데이터 채널을 나타내는 선택 신호를 포함하는 커맨드 신호를 슬레이브 IP에 제공한다. 슬레이브 IP는 제어 신호에 기초하여 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 주소에 상응하는 데이터를 마스터 IP에 송신하는 읽기 동작 및 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 마스터 IP로부터 수신되는 데이터를 상기 주소에 저장하는 쓰기 동작 중의 하나를 수행한다. 시스템온칩은 내부 통신 속도를 증가시킬 수 있다.
Int. CL G06F 13/14 (2006.01) G06F 13/38 (2006.01)
CPC G06F 13/4027(2013.01) G06F 13/4027(2013.01)
출원번호/일자 1020120003660 (2012.01.12)
출원인 한국과학기술원
등록번호/일자 10-1266128-0000 (2013.05.14)
공개번호/일자
공고번호/일자 (20130527) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.01.12)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박인철 대한민국 대전 유성구
2 송진욱 대한민국 부산 사하구
3 김봉진 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.01.12 수리 (Accepted) 1-1-2012-0029873-51
2 선행기술조사의뢰서
Request for Prior Art Search		 2012.11.19 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2012.12.12 수리 (Accepted) 9-1-2012-0091950-10
4 의견제출통지서
Notification of reason for refusal		 2012.12.14 발송처리완료 (Completion of Transmission) 9-5-2012-0760819-44
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.12.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-1062210-54
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
7 등록결정서
Decision to grant		 2013.05.13 발송처리완료 (Completion of Transmission) 9-5-2013-0325444-24
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
마스터(master) IP(Intellectual Property); 및주소 채널 및 복수의 마이크로 데이터 채널들을 통해 상기 마스터 IP와 통신을 수행하는 슬레이브(slave) IP를 포함하고,상기 마스터 IP는 상기 주소 채널을 통해 주소, 제어 신호 및 상기 복수의 마이크로 데이터 채널들 중에서 적어도 하나의 마이크로 데이터 채널을 나타내는 선택 신호를 포함하는 커맨드 신호를 상기 슬레이브 IP에 제공하고,상기 슬레이브 IP는 상기 제어 신호에 기초하여 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 주소에 상응하는 데이터를 상기 마스터 IP에 송신하는 읽기 동작 및 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 마스터 IP로부터 수신되는 데이터를 상기 주소에 저장하는 쓰기 동작 중의 하나를 수행하는 것을 특징으로 하는 시스템온칩
2 2
제1 항에 있어서, 상기 복수의 마이크로 데이터 채널들은 복수의 마이크로 읽기 채널들 및 복수의 마이크로 쓰기 채널들을 포함하는 것을 특징으로 하는 시스템온칩
3 3
제2 항에 있어서, 상기 마스터 IP는 읽기 명령시 제1 논리 레벨의 상기 제어 신호 및 상기 복수의 마이크로 읽기 채널들 중에서 적어도 하나의 마이크로 읽기 채널을 나타내는 상기 선택 신호를 포함하는 상기 커맨드 신호를 출력하고, 쓰기 명령시 제2 논리 레벨의 상기 제어 신호 및 상기 복수의 마이크로 쓰기 채널들 중에서 적어도 하나의 마이크로 쓰기 채널을 나타내는 상기 선택 신호를 포함하는 상기 커맨드 신호를 출력하는 것을 특징으로 하는 시스템온칩
4 4
제3 항에 있어서, 상기 슬레이브 IP는 상기 제어 신호가 상기 제1 논리 레벨인 경우 상기 선택 신호가 나타내는 적어도 하나의 마이크로 읽기 채널을 통해 상기 주소에 상응하는 독출 데이터를 상기 마스터 IP에 송신하는 읽기 동작을 수행하는 것을 특징으로 하는 시스템온칩
5 5
제3 항에 있어서, 상기 슬레이브 IP는 상기 제어 신호가 상기 제2 논리 레벨인 경우 상기 선택 신호가 나타내는 적어도 하나의 마이크로 쓰기 채널을 통해 상기 마스터 IP로부터 수신되는 기입 데이터를 상기 주소에 저장하는 쓰기 동작을 수행하는 것을 특징으로 하는 시스템온칩
6 6
제3 항에 있어서, 상기 슬레이브 IP는 상기 제어 신호가 상기 제1 논리 레벨이고 상기 선택 신호가 두 개 이상의 마이크로 읽기 채널들을 나타내는 경우, 상기 주소에 상응하는 독출 데이터를 분할하여 상기 두 개 이상의 마이크로 읽기 채널들을 통해 동시에 전송하고, 상기 마스터 IP는 상기 두 개 이상의 마이크로 읽기 채널들을 통해 동시에 수신되는 데이터를 병합하여 상기 독출 데이터를 합성하는 것을 특징으로 하는 시스템온칩
7 7
제6 항에 있어서, 상기 슬레이브 IP는 상기 독출 데이터를 분할하여 상기 두 개 이상의 마이크로 읽기 채널들을 통해 동시에 전송하는 경우, 상기 독출 데이터를 서브 독출 데이터들로 분할하고, 상기 서브 독출 데이터들 중에서 상대적으로 상기 독출 데이터의 MSB(Most Significant Bit)에 가까운 서브 독출 데이터는 상기 두 개 이상의 마이크로 읽기 채널들 중에서 상대적으로 낮은 일련번호를 갖는 마이크로 읽기 채널을 통해 전송하고, 상기 서브 독출 데이터들 중에서 상대적으로 상기 독출 데이터의 LSB(Least Significant Bit)에 가까운 서브 독출 데이터는 상기 두 개 이상의 마이크로 읽기 채널들 중에서 상대적으로 높은 일련번호를 갖는 마이크로 읽기 채널을 통해 전송하는 것을 특징으로 하는 시스템온칩
8 8
제3 항에 있어서, 상기 마스터 IP는 상기 제2 논리 레벨의 상기 제어 신호 및 두 개 이상의 마이크로 쓰기 채널들을 나타내는 상기 선택 신호를 포함하는 상기 커맨드 신호를 출력하는 경우, 기입 데이터를 분할하여 상기 두 개 이상의 마이크로 쓰기 채널들을 통해 동시에 전송하고, 상기 슬레이브 IP는 상기 두 개 이상의 마이크로 쓰기 채널들을 통해 동시에 수신되는 데이터를 병합하여 상기 기입 데이터를 합성하여 상기 주소에 저장하는 것을 특징으로 하는 시스템온칩
9 9
제8 항에 있어서, 상기 마스터 IP는 상기 기입 데이터를 분할하여 상기 두 개 이상의 마이크로 쓰기 채널들을 통해 동시에 전송하는 경우, 상기 기입 데이터를 서브 기입 데이터들로 분할하고, 상기 서브 기입 데이터들 중에서 상대적으로 상기 기입 데이터의 MSB(Most Significant Bit)에 가까운 서브 기입 데이터는 상기 두 개 이상의 마이크로 쓰기 채널들 중에서 상대적으로 낮은 일련번호를 갖는 마이크로 쓰기 채널을 통해 전송하고, 상기 서브 기입 데이터들 중에서 상대적으로 상기 기입 데이터의 LSB(Least Significant Bit)에 가까운 서브 기입 데이터는 상기 두 개 이상의 마이크로 쓰기 채널들 중에서 상대적으로 높은 일련번호를 갖는 마이크로 쓰기 채널을 통해 전송하는 것을 특징으로 하는 시스템온칩
10 10
제1 항에 있어서, 상기 주소 채널 및 상기 복수의 마이크로 데이터 채널들을 통한 상기 마스터 IP 및 상기 슬레이브 IP 간의 통신은 동일한 클럭 신호에 동기되어 수행되는 것을 특징으로 하는 시스템온칩
11 11
제10 항에 있어서, 상기 복수의 마이크로 데이터 채널들 중에서 적어도 두 개의 마이크로 데이터 채널들은 동일한 클럭 주기 동안 서로 상이한 커맨드 신호에 상응하는 데이터를 송수신하는 것을 특징으로 하는 시스템온칩
12 12
제11 항에 있어서, 상기 커맨드 신호는 커맨드 ID를 더 포함하고, 상기 복수의 마이크로 데이터 채널들 각각은 상기 커맨드 신호에 상응하는 데이터와 함께 상기 커맨드 ID를 송수신하는 것을 특징으로 하는 시스템온칩
13 13
마스터 IP 및 슬레이브 IP를 포함하는 시스템온칩의 통신 방법에 있어서,상기 마스터 IP가 주소 채널을 통해 주소, 제어 신호 및 복수의 마이크로 데이터 채널들 중에서 적어도 하나의 마이크로 데이터 채널을 나타내는 선택 신호를 포함하는 커맨드 신호를 상기 슬레이브 IP에 제공하는 단계;상기 제어 신호가 제1 논리 레벨인 경우, 상기 슬레이브 IP가 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 주소에 상응하는 독출 데이터를 상기 마스터 IP에 송신하는 읽기 동작을 수행하는 단계; 및상기 제어 신호가 제2 논리 레벨인 경우, 상기 슬레이브 IP가 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 마스터 IP로부터 수신되는 기입 데이터를 상기 주소에 저장하는 쓰기 동작을 수행하는 단계를 포함하는 시스템온칩의 통신 방법
14 14
프로세서; 및주소 채널 및 복수의 마이크로 데이터 채널들을 통해 상기 프로세서와 통신을 수행하는 온칩 메모리를 포함하고,상기 프로세서는 상기 주소 채널을 통해 주소, 제어 신호 및 상기 복수의 마이크로 데이터 채널들 중에서 적어도 하나의 마이크로 데이터 채널을 나타내는 선택 신호를 포함하는 커맨드 신호를 상기 온칩 메모리에 제공하고,상기 온칩 메모리는 상기 제어 신호에 기초하여 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 주소에 상응하는 데이터를 상기 프로세서에 송신하는 읽기 동작 및 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 프로세서로부터 수신되는 데이터를 상기 주소에 저장하는 쓰기 동작 중의 하나를 수행하는 것을 특징으로 하는 마이크로컨트롤러
15 15
제14 항에 있어서, 상기 복수의 마이크로 데이터 채널들은 복수의 마이크로 읽기 채널들 및 복수의 마이크로 쓰기 채널들을 포함하는 것을 특징으로 하는 마이크로컨트롤러
16 16
제15 항에 있어서, 상기 제어 신호가 제1 논리 레벨이고 상기 선택 신호가 두 개 이상의 마이크로 읽기 채널들을 나타내는 경우, 상기 온칩 메모리는 상기 주소에 상응하는 독출 데이터를 분할하여 상기 두 개 이상의 마이크로 읽기 채널들을 통해 동시에 전송하고, 상기 프로세서는 상기 두 개 이상의 마이크로 읽기 채널들을 통해 동시에 수신되는 데이터를 병합하여 상기 독출 데이터를 합성하고,상기 제어 신호가 제2 논리 레벨이고 상기 선택 신호가 두 개 이상의 마이크로 쓰기 채널들을 나타내는 경우, 상기 프로세서는 기입 데이터를 분할하여 상기 두 개 이상의 마이크로 쓰기 채널들을 통해 동시에 전송하고, 상기 온칩 메모리는 상기 두 개 이상의 마이크로 쓰기 채널들을 통해 동시에 수신되는 데이터를 병합하여 상기 기입 데이터를 합성하여 상기 주소에 저장하는 것을 특징으로 하는 마이크로컨트롤러
17 17
제14 항에 있어서, 상기 주소 채널 및 상기 복수의 마이크로 데이터 채널들을 통해 상기 프로세서 및 상기 온칩 메모리와 연결되는 브리지(bridge); 및APB(Advanced Peripheral Bus) 버스, AHB(Advanced High Performance Bus) 버스, AXI(Advanced eXtensible Interface) 버스 중의 어느 한 버스를 통해 상기 브리지와 연결되는 적어도 하나의 주변 장치를 더 포함하는 것을 특징으로 하는 마이크로컨트롤러
18 18
프로세서 및 온칩 메모리를 포함하는 마이크로컨트롤러의 통신 방법에 있어서,상기 프로세서가 주소 채널을 통해 주소, 제어 신호 및 복수의 마이크로 데이터 채널들 중에서 적어도 하나의 마이크로 데이터 채널을 나타내는 선택 신호를 포함하는 커맨드 신호를 상기 온칩 메모리에 제공하는 단계;상기 제어 신호가 제1 논리 레벨인 경우, 상기 온칩 메모리가 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 주소에 상응하는 독출 데이터를 상기 프로세서에 송신하는 읽기 동작을 수행하는 단계; 및상기 제어 신호가 제2 논리 레벨인 경우, 상기 온칩 메모리가 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 프로세서로부터 수신되는 기입 데이터를 상기 주소에 저장하는 쓰기 동작을 수행하는 단계를 포함하는 마이크로컨트롤러의 통신 방법
19 19
멀티미디어 데이터를 저장하는 저장 장치;상기 저장 장치로부터 수신되는 상기 멀티미디어 데이터를 변환하여 영상 출력 데이터로서 출력하는 마이크로컨트롤러; 및상기 영상 출력 데이터를 표시하는 디스플레이 장치를 포함하고,상기 마이크로컨트롤러는,프로세서; 및주소 채널 및 복수의 마이크로 데이터 채널들을 통해 상기 프로세서와 통신을 수행하는 온칩 메모리를 포함하고,상기 프로세서는 상기 주소 채널을 통해 주소, 제어 신호 및 상기 복수의 마이크로 데이터 채널들 중에서 적어도 하나의 마이크로 데이터 채널을 나타내는 선택 신호를 포함하는 커맨드 신호를 상기 온칩 메모리에 제공하고,상기 온칩 메모리는 상기 제어 신호에 기초하여 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 주소에 상응하는 데이터를 상기 프로세서에 송신하는 읽기 동작 및 상기 선택 신호가 나타내는 적어도 하나의 마이크로 데이터 채널을 통해 상기 프로세서로부터 수신되는 데이터를 상기 주소에 저장하는 쓰기 동작 중의 하나를 수행하는 것을 특징으로 하는 전자 장치
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