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임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진2차원 배열 구조와 메모리 매핑방법

  • 기술번호 : KST2015114628
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 임베디드 3차원 그래픽 가속기에서 두 단계 계층으로 이루어진 프로세서들과 메모리가 메모리 인터페이스 회로를 통해 연결되어 EML 기술의 넓은 메모리 밴드 폭을 최대한 활용하며 디자인 유동성을 높이는, 가상으로 메워진 2차원 배열구조 ViSTA와 화면을 폴리곤 크기에 맞게 Nx1 크기의 라인블록(LB)으로 분할하며, 인접한 라인블록의 데이터는 서로 다른 메모리로 저장하는 SALBA 메모리 매핑방법에 관한 것으로서, 임베디드 3차원 그래픽 가속기에 사용되는 구조에서 하나 혹은 여러 개의 두 단계 계층으로 구성된 프로세서들이 메모리 인터페이스 회로를 통해 메모리와 간접적으로 연결되어 물리적으로 1차원 배열을 이루며, 첫 번째 프로세서의 파이프 라이닝에 따라 또 다른 1차원 배열을 이뤄, 가상으로 메워진 2차원 배열구조를 이루는 제1과정; NxN 크기로 잘려진 폴리곤에 대해, 화면을 Nx1의 라인블록(LB)으로 나누는 제 2 과정; 상기 제 2 과정에서 나뉘어진 라인블록에 대해, 서로 인접한 라인블록들은 서로 다른 메모리로 매핑하는 SALBA메모리 매핑을 통해 전력소모를 줄이고 연속적이며 동시적인 RMW를 가능하게 하는 제 3과정; 상기 제 3과정에서, 하나의 라인블록에 할당된 메모리로부터 데이터를 읽고 쓸 때 폴리곤의 모양에 따라 I/O 드라이버의 전력소모를 줄이게 하는 제 4과정을 포함한다.임베디드, 3차원, 그래픽, 가속기, 가상, 메모리, 매핑, 폴리곤
Int. CL G06T 1/60 (2006.01)
CPC G06T 1/60(2013.01) G06T 1/60(2013.01)
출원번호/일자 1020010004014 (2001.01.29)
출원인 한국과학기술원
등록번호/일자 10-0372090-0000 (2003.01.29)
공개번호/일자 10-2002-0063384 (2002.08.03) 문서열기
공고번호/일자 (20030214) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2001.01.29)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 유회준 대한민국 대전광역시유성구
2 우람찬 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 허진석 대한민국 서울특별시 강남구 강남대로***, **,**층(역삼동, 동희빌딩)(특허법인아주김장리)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2001.01.29 수리 (Accepted) 1-1-2001-0017737-44
2 선행기술조사의뢰서
Request for Prior Art Search		 2002.09.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2002.10.10 수리 (Accepted) 9-1-2002-0022242-62
4 등록결정서
Decision to grant		 2002.10.31 발송처리완료 (Completion of Transmission) 9-5-2002-0393412-11
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2004.01.14 수리 (Accepted) 4-1-2004-0001933-29
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2004.03.19 수리 (Accepted) 4-1-2004-0012166-74
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
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번호 청구항
1 1

임베디드 3차원 그래픽 가속기에 사용되는 구조에서 하나 혹은 여러 개의 두 단계 계층으로 구성된 프로세서들이 메모리 인터페이스 회로를 통해 메모리와 간접적으로 연결되어 물리적으로 1차원 배열을 이루며, 첫 번째 프로세서의 파이프 라이닝에 따라 또 다른 1차원 배열을 이뤄, 가상으로 메워진 2차원 배열구조를 이루는 제1과정;

NxN 크기로 잘려진 폴리곤에 대해, 화면을 Nx1의 라인블록(LB)으로 나누는 제 2 과정;

상기 제 2 과정에서 나뉘어진 라인블록에 대해, 서로 인접한 라인블록들은 서로 다른 메모리로 매핑하는 SALBA메모리 매핑을 통해 전력소모를 줄이고 연속적이며 동시적인 RMW를 가능하게 하는 제 3과정;

상기 제 3과정에서, 하나의 라인블록에 할당된 메모리로부터 데이터를 읽고 쓸 때 폴리곤의 모양에 따라 I/O 드라이버의 전력소모를 줄이게 하는 제 4과정을 포함하는 것을 특징으로 하는 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법

2 2

제 1항에 있어서,

ViSTA 구조는 2차원 로컬리티를 갖고 있는 3차원 그래픽 가속연산에 적합하도록 설계되어 넓은 메모리 밴드 폭을 효율적으로 사용할 수 있는 것을 특징으로 하는 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법

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제 1항에 있어서,

SALBA 메모리 매핑 방법은 3차원 그래픽 연산이 연속적으로 수행될 수 있도록 설계되어 메모리를 억세스 하는 것을 특징으로 하는 임베디드 3차원 그래픽 가속기를 위한 가상으로 메워진 2차원 배열 구조와 메모리 매핑방법

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패밀리정보가 없습니다
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