| 1 |
1
FPGA 내부의 룩업테이블(Look-up Table : LUT) 게이트에서 발생하는 지연 시간을 바탕으로 클럭 신호를 방생시키는 클럭 생성부와,플립플롭 사이에 FPGA LUT를 배치하여 클럭 주기와 비슷한 셋업 타임(Setup Time)을 가지도록 하여 이전 플립플롭 값의 반영 여부를 예측하는 것을 방지하는 출력 생성부와,전체 회로를 제어하기 위한 제어모듈을 포함하여 구성되고,이때, 상기 출력 생성부는두 개 이상의 플립플롭과,상기 플립플롭과 플립플롭 사이에 있는 두 개 이상의 FPGA LUT를 이용한 지연시간 조절이 가능한 PDL과,모든 플립플롭에 공급되는 클럭 신호를 출력하는 클럭 신호 생성부를 포함하여 구성되는 것을 특징으로 하는 FPGA에서 물리적 복제 방지 함수 회로를 구현하기 위한 장치
|
| 2 |
2
제 1 항에 있어서, 상기 클럭 생성부는외부에서 공급되는 본래의 제 1 클럭 신호를 출력하는 제 1 클럭 신호부와,LUT를 활용하여 지연시간의 제어가 가능한 PDL을 이용해 LUT의 지연 시간으로부터 약간의 지연 시간 조절이 가능한 또 다른 제 2 클럭 신호를 출력하는 제 2 클럭 신호부와,상기 지연된 제 2 클럭 신호와 같은 방법으로 이전의 제 1 클럭 신호로 다시 LUT 만큼의 지연 시간이 발생하는 제 3 클럭 신호를 출력하는 제 3 클럭 신호부와,상기 제 1 내지 제 3 클럭 신호들 중 하나를 출력하는 선택부와,상기 선택부의 출력을 선택하기 위한 신호 선택부와,각 LUT의 지연시간을 제어하기 위한 신호 제어부를 포함하여 구성되는 클럭 생성기를 가지는 것을 특징으로 하는 FPGA에서 물리적 복제 방지 함수 회로를 구현하기 위한 장치
|
| 3 |
3
제 1 항에 있어서, 상기 클럭 생성부는LUT의 설정을 지연 시간이 조절 가능한 인버터로 설정하여 LUT의 출력을 다시 입력으로 피드백하여, 값이 연속하여 바뀌도록 하게 하는 2개 이상의 링 오실레이터와,상기 2개 이상의 링 오실레이터의 출력 중 하나를 선택하기 위한 선택부와,상기 선택부의 출력을 선택하기 위한 신호 선택부와, 각 LUT의 지연시간을 제어하기 위한 신호 제어부로 포함하여 구성되는 클럭 생성기를 가지는 것을 특징으로 하는 FPGA에서 물리적 복제 방지 함수 회로를 구현하기 위한 장치
|
| 4 |
4
삭제
|
| 5 |
5
제 2 항 또는 제 3 항에 있어서, 상기 클럭 생성부는LUT의 지연 시간 제어 신호를 특정 신호로 고정시켜 각 FPGA의 각 LUT의 공정상에 따른 특징에 따라, 동일하지만 차이가 있는 지연 시간 특성을 가지는 것을 특징으로 하는 FPGA에서 물리적 복제 방지 함수 회로를 구현하기 위한 장치
|
| 6 |
6
제 2 항 또는 제 3 항에 있어서, 상기 클럭 생성부는값을 변경할 수 있는 비휘발성 메모리로부터 LUT의 지연 시간 제어 신호를 입력받아, 필요시마다 LUT의 지연 시간 특성을 바꿀 수 있는 것을 특징으로 하는 FPGA에서 물리적 복제 방지 함수 회로를 구현하기 위한 장치
|
| 7 |
7
제 2 항 또는 제 3 항에 있어서, 상기 클럭 생성부는출력 생성부 내부의 각 플립플롭 출력으로부터 LUT의 지연 시간 제어 신호를 입력받아, LUT로 인한 지연 시간을 예측하기 더욱 어렵게 하여 출력 생성부에서의 이전 플립플롭 값의 반영 여부를 예측하는 것을 더욱 방지되도록 하는 것을 특징으로 하는 FPGA에서 물리적 복제 방지 함수 회로를 구현하기 위한 장치
|
| 8 |
8
제 1 항에 있어서, 상기 출력 생성부는값을 변경할 수 있는 비휘발성 메모리로부터 LUT의 지연 시간 제어 신호를 입력받아, 필요시마다 LUT의 지연 시간 특성을 바꿀 수 있는 것을 특징으로 하는 FPGA에서 물리적 복제 방지 함수 회로를 구현하기 위한 장치
|
| 9 |
9
제 1 항에 있어서, 상기 출력 생성부는출력 생성부 내부의 각 플립플롭 출력으로부터 LUT의 지연 시간 제어 신호를 입력받아, LUT로 인한 지연 시간을 예측하기 더욱 어렵게 하여 이전 플립플롭 값의 반영 여부를 예측하는 것을 더욱 방지되도록 하는 것을 특징으로 하는 FPGA에서 물리적 복제 방지 함수 회로를 구현하기 위한 장치
|
