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타원곡선암호 스칼라 곱셈을 위한 몽고메리 사다리 스칼라 1비트 연산 스케줄링을 위한 몽고메리 사다리 스칼라 1비트 곱셈기가,몽고메리 사다리 스칼라 1비트 연산을 파이프라인 구조로 구현하는 스케줄러;n비트 모듈러 덧셈을 d 스테이지 파이프라인 구조로 구현하는 파이프라인 모듈러 덧셈/뺄셈기;최대 256비트까지 n 비트 모듈러 곱셈을 10 스테이지 파이프라인 구조로 구현하는 모듈러 곱셈기;를 포함하는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 장치
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제 1 항에 있어서, 모듈러 곱셈기는 디지털 신호 처리 장치를 사용한 mixed 카라추바 알고리즘의 중간 곱셈 연산,중간 곱셈 결과를 매핑하여 누산 및 누산된 결과를 모듈러 공간으로 축소하는 과정을 수행하는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 장치
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제 1 항에 있어서, 스케줄러는,의 몽고메리 사다리 알고리즘에서 스칼라 1비트 연산(4, 5 과정)에 대해 파이프라인 구조로 스케줄링을 하고,4, 5 과정에서 점 (P, Q, R)에 대한 연산을 점 (P, Q+R, 2R) = (P, S, T)로 매핑하고 자코비안 좌표계로 변환한 알고리즘으로 스케줄링을 하는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 장치
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몽고메리 알고리즘 스케줄러, 모듈러 덧셈기, 모듈러 곱셈기를 포함하는 타원곡선암호 스칼라 곱셈을 위한 연산 장치에서의 몽고메리 사다리를 이용한 스칼라 1비트 연산을 위하여,모듈러 곱셈기가 디지털 신호 처리 장치를 사용해 mixed 카라추바 알고리즘의 부분 곱셈 연산하는 단계;중간 곱셈 결과를 매핑하여 누산하는 단계;누산된 결과를 모듈러 공간으로 값을 축소하는 단계;를 포함하는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 방법
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제 4 항에 있어서, 모듈러 곱셈기가,디지털 신호 처리 장치(Digital Signal Processing, DSP)를 사용한 부분 곱셈 연산(Stage 1~4)과, 중간 곱셈 결과를 누산(Stage 5~7)과, 누산된 결과를 모듈러 공간으로 축소(Stage 8~10)하는 부분으로 구성되는 10 스테이지 파이프라인 구조를 갖는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 방법
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제 5 항에 있어서, 모듈러 곱셈기는,으로 연산을 하고,Stage 1에서는 16 비트 리플 캐리 덧셈기(Ripple Carry Adder, RCA)를 사용해서 , 에 대해서 , 를 계산하고, 이고 b는 기수를 나타내는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 방법
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제 6 항에 있어서, Stage 1-2에서는 16비트 곱셈기를 사용해 에 대해서 를 계산하고,Stage 2-3에서는 17비트 MACC(Multiply and Accumulate)를 사용해서 Stage 1에서 16비트 RCA로 연산한 와 를 곱하고 Stage 1-2에서 연산한 를 가져와 연산하여 최종적으로 , 에 대해서 를 계산하는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 방법
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제 7 항에 있어서, Stage 4에서는 34비트 덧셈기를 사용해서 Stage 2-3에서 17비트 MACC로 연산한 결과에 를 연산하여 를 계산하는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 방법
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제 8 항에 있어서, Stage 5-7에서는 Stage 1-2에서 계산한 결과와 를 계산한 중간 곱셈 결과를 가지고 배열하고 덧셈하여 최종적으로, 를 연산하는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 방법
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제 9 항에 있어서, 중간 곱셈 결과를 누산할 때 캐리 저장 덧셈기 트리(Carry Save Adder Tree, CSAT)를 사용하고,Stage 8-10에서는 곱셈 결과를 모듈러 공간에 따라 축소하는 것을 특징으로 하는 FPGA를 이용한 타원곡선암호 스칼라 곱셈을 위한 연산 방법
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