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반도체 메모리 장치에 있어서,제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하는 제1 인버터 및 일단이 상기 제1 NMOS 트랜지스터와 연결되고, 타단이 상기 제1 PMOS 트랜지스터와 연결되는 제3 PMOS 트랜지스터를 포함하는 제1 회로부;제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함하는 제2 인버터 및 일단이 상기 제2 NMOS 트랜지스터와 연결되고, 타단이 상기 제2 PMOS 트랜지스터와 연결되는 제4 PMOS 트랜지스터를 포함하는 제2 회로부;게이트 단자가 워드라인에 연결되고, 제1 비트라인의 신호를 상기 제1 인버터로 전달하는 제3 NMOS 트랜지스터; 및게이트 단자가 상기 워드라인에 연결되고, 제2 비트라인의 신호를 상기 제2 인버터로 전달하는 제4 NMOS 트랜지스터;를 포함하는 SRAM 셀을 포함하되,상기 제1 인버터와 상기 제2 인버터는 상호 교차 결합되고,상기 제3 PMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터의 게이트 단자는 각각 열방향 보조라인에 연결되며,상기 워드라인은 상기 제3 및 제4 NMOS 트랜지스터를 구동시키기 위해 읽기 동작 및 쓰기 동작에서 상기 반도체 메모리에 공급되는 전압보다 기 설정된 크기만큼 부스팅 된 전압을 공급하고,상기 제3 PMOS 트랜지스터는 상기 제1 NMOS 트랜지스터 일단인 제1 데이터 노드와 연결되고,상기 제4 PMOS 트랜지스터는 상기 제2 NMOS 트랜지스터 일단인 제2 데이터 노드와 연결되며,상기 제1 데이터 노드와 상기 제2 데이터 노드는 상호 반전된 데이터를 유지하며,상기 열방향 보조라인은,읽기 동작에서 읽기 교란을 방지하기 위해 상기 제3 및 제4 PMOS 트랜지스터가 턴 오프되도록 제1 양전압으로 상승하고, 쓰기 동작에서 상기 제3 및 제4 PMOS 트랜지스터가 턴 온 되도록 음전압으로 하강하는 반도체 메모리 장치
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삭제
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제1항에 있어서,상기 읽기 동작은,대기 모드에서 상기 제1 및 제2 비트라인을 기 설정된 전압으로 프리차지하고, 상기 프리차지된 제1 및 제2 비트라인을 접지로 방전시킨 후 상기 제1 비트라인의 전압에 기초하여 데이터 읽기 동작을 수행하는 반도체 메모리 장치
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제1항에 있어서,상기 쓰기 동작은,상기 제1 및 제2 비트라인에 인가되는 전압에 기초하여 상기 제1 데이터 노드의 논리 값을 0 또는 1을 기입하는 반도체 메모리 장치
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제1항에 있어서,상기 반도체 메모리 장치는 일렬로 배열되고 상기 워드라인에 연결된 복수의 상기 SRAM 셀을 포함하고,상기 복수의 SRAM 셀 각각은 서로 다른 비트라인 쌍 및 열방향 보조라인과 연결되며,상기 읽기 동작은,상기 서로 다른 열방향 보조라인 중 하나의 열방향 보조라인을 상기 제1 양전압으로 상승 및 상기 서로 다른 비트라인 쌍 중 한 쌍의 비트라인을 접지 상태로 변경시키고, 나머지 열방향 보조라인을 접지 상태 및 나머지 비트라인 쌍을 제2 양전압 상태로 유지시켜 더미 읽기를 방지하는 반도체 메모리 장치
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제6항에 있어서,상기 제1 양전압 및 상기 제2 양전압은 동일한 전압인 반도체 메모리 장치
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제1항에 있어서,상기 반도체 메모리에 공급되는 전압은,상기 제1 내지 제4 NMOS 트랜지스터의 문턱 전압 이하인 반도체 메모리 장치
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