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제1 및 제2 차동 입력 신호들을 증폭하여 제1 및 제2 차동 출력 신호들을 발생하고, 적어도 하나의 제1 타입의 트랜지스터를 포함하는 증폭 회로; 및상기 제1 및 제2 차동 출력 신호들을 출력하는 상기 증폭 회로의 제1 및 제2 출력 단자들과 연결되고, 제어 신호에 기초하여 상기 제1 및 제2 차동 출력 신호들의 이득을 조절하고 위상 변화를 보상하는 이득 조절 및 위상 보상 회로를 포함하고,상기 이득 조절 및 위상 보상 회로는,상기 증폭 회로의 제1 출력 단자와 연결되는 제1 전극, 상기 증폭 회로의 제2 출력 단자와 연결되는 제2 전극, 및 상기 제어 신호를 수신하는 제어 전극을 포함하고, 상기 제1 타입과 반대되는 제2 타입의 제1 트랜지스터를 포함하며,상기 증폭 회로는,접지 전압과 상기 증폭 회로의 제1 출력 단자 사이에 직렬 연결되는 제1 및 제2 증폭 트랜지스터들; 및상기 접지 전압과 상기 증폭 회로의 제2 출력 단자 사이에 직렬 연결되는 제3 및 제4 증폭 트랜지스터들을 포함하고,상기 제1 증폭 트랜지스터의 제어 단자는 상기 제1 차동 입력 신호를 수신하고, 상기 제3 증폭 트랜지스터의 제어 단자는 상기 제2 차동 입력 신호를 수신하며, 상기 제2 및 제4 증폭 트랜지스터들의 제어 단자들은 서로 전기적으로 연결되어 상기 제어 신호를 수신하며,상기 제2 및 제4 증폭 트랜지스터들과 상기 제1 트랜지스터는 상기 제어 신호에 기초하여 공통적으로 제어되는 가변 이득 증폭기
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제 1 항에 있어서, 상기 이득 조절 및 위상 보상 회로는,상기 증폭 회로의 제1 출력 단자와 상기 증폭 회로의 제2 출력 단자 사이에 상기 제1 트랜지스터와 병렬로 연결되는 제1 저항을 더 포함하는 것을 특징으로 하는 가변 이득 증폭기
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제 1 항에 있어서,상기 제1 내지 제4 증폭 트랜지스터들 각각은 NMOS(n-type metal oxide semiconductor) 트랜지스터이고, 상기 제1 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터이며,상기 제어 신호의 전압 레벨을 증가시키는 경우에, 상기 제2 및 제4 증폭 트랜지스터들의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 차이가 증가하도록 변화하고, 상기 제1 트랜지스터의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이가 감소하도록 변화하는 것을 특징으로 하는 가변 이득 증폭기
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제 5 항에 있어서,상기 제2 및 제4 증폭 트랜지스터들의 임피던스 변화와 상기 제1 트랜지스터의 임피던스 변화에 기초하여, 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이는 기준 범위 내의 값을 가지는 것을 특징으로 하는 가변 이득 증폭기
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7
제 5 항에 있어서,상기 제2 및 제4 증폭 트랜지스터들의 임피던스 변화에 따른 제1 위상 변화량과 상기 제1 트랜지스터의 임피던스 변화에 따른 제2 위상 변화량이 동일하도록, 상기 제2 및 제4 증폭 트랜지스터들의 크기, 상기 제1 트랜지스터의 크기 및 상기 제1 트랜지스터에 인가되는 바디 바이어스(body bias) 전압을 결정하는 것을 특징으로 하는 가변 이득 증폭기
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8
제 7 항에 있어서,상기 제2 및 제4 증폭 트랜지스터들은 포화(saturation) 영역에서 동작하고, 상기 제1 트랜지스터는 컷오프(cut-off) 영역에서 동작하는 것을 특징으로 하는 가변 이득 증폭기
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9
제1 및 제2 차동 입력 신호들을 증폭하여 제1 및 제2 차동 중간 신호들을 발생하는 제1 증폭 회로;상기 제1 및 제2 차동 중간 신호들을 증폭하여 제1 및 제2 차동 출력 신호들을 발생하고, 적어도 하나의 제1 타입의 트랜지스터를 포함하는 제2 증폭 회로; 및상기 제1 및 제2 차동 출력 신호들을 출력하는 상기 제2 증폭 회로의 제1 및 제2 출력 단자들과 연결되고, 제어 신호에 기초하여 상기 제1 및 제2 차동 출력 신호들의 이득을 조절하고 위상 변화를 보상하는 이득 조절 및 위상 보상 회로를 포함하고,상기 이득 조절 및 위상 보상 회로는,상기 제2 증폭 회로의 제1 출력 단자와 연결되는 제1 전극, 상기 제2 증폭 회로의 제2 출력 단자와 연결되는 제2 전극, 및 상기 제어 신호를 수신하는 제어 전극을 포함하고, 상기 제1 타입과 반대되는 제2 타입의 제1 트랜지스터를 포함하며,상기 제2 증폭 회로는,접지 전압과 상기 제2 증폭 회로의 제1 출력 단자 사이에 직렬 연결되는 제1 및 제2 증폭 트랜지스터들; 및상기 접지 전압과 상기 제2 증폭 회로의 제2 출력 단자 사이에 직렬 연결되는 제3 및 제4 증폭 트랜지스터들을 포함하고,상기 제1 증폭 트랜지스터의 제어 단자는 상기 제1 차동 중간 신호를 수신하고, 상기 제3 증폭 트랜지스터의 제어 단자는 상기 제2 차동 중간 신호를 수신하며, 상기 제2 및 제4 증폭 트랜지스터들의 제어 단자들은 서로 전기적으로 연결되어 상기 제어 신호를 수신하며,상기 제2 및 제4 증폭 트랜지스터들과 상기 제1 트랜지스터는 상기 제어 신호에 기초하여 공통적으로 제어되는 가변 이득 저잡음 증폭기
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제 9 항에 있어서, 상기 이득 조절 및 위상 보상 회로는,상기 제2 증폭 회로의 제1 출력 단자와 상기 제2 증폭 회로의 제2 출력 단자 사이에 상기 제1 트랜지스터와 병렬로 연결되는 제1 저항을 더 포함하는 것을 특징으로 하는 가변 이득 저잡음 증폭기
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삭제
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제 9 항에 있어서,상기 제1 내지 제4 증폭 트랜지스터들 각각은 NMOS(n-type metal oxide semiconductor) 트랜지스터이고, 상기 제1 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터이며,상기 제어 신호의 전압 레벨을 증가시키는 경우에, 상기 제2 및 제4 증폭 트랜지스터들의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 차이가 증가하도록 변화하고, 상기 제1 트랜지스터의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이가 감소하도록 변화하는 것을 특징으로 하는 가변 이득 저잡음 증폭기
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제 9 항에 있어서,상기 제1 증폭 회로와 상기 제2 증폭 회로 사이에 배치되는 인터스테이지 매칭 네트워크를 더 포함하는 것을 특징으로 하는 가변 이득 저잡음 증폭기
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