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아날로그 버퍼회로

  • 기술번호 : KST2014043731
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은, 평판 표시장치의 구동회로에 채용되는 아날로그 버퍼회로에 관한 것이다. 본 발명의 아날로그 버퍼회로는, 제1 및 제2 입력전압에 대응하는 전류를 생성하는 제1 스테이지와, 상기 제1 스테이지에서 생성된 전류를 미러링하여 동일한 크기의 전류를 생성하고 이에 대응하는 출력전압으로 출력라인을 충방전시키는 제2 스테이지를 포함하며, 상기 제1 스테이지는, 제1 전원과 제2 전원 사이에 병렬 연결되며 게이트 전극으로 동일한 바이어스 전압을 공급받아 턴-온되는 한 쌍의 트랜지스터를 포함하는 전류 소스부와, 상기 전류 소스부에 포함된 한 쌍의 트랜지스터 각각과 상기 제1 전원 사이에 접속되며 게이트 전극으로 각각 상기 제1 및 제2 입력전압을 공급받는 한 쌍의 트랜지스터를 포함하는 차동 입력단과, 상기 차동 입력단에 포함된 한 쌍의 트랜지스터 각각과 상기 제1 전원 사이에 접속되는 한 쌍의 트랜지스터를 포함하는 전류 소스 로드부를 포함하고, 상기 전류 소스 로드부에 포함된 한 쌍의 트랜지스터 각각의 게이트 전극과 소스 전극 사이에는 한 쌍의 커패시터가 접속되고, 상기 한 쌍의 커패시터 각각은 구동기간에 앞선 보상기간 동안 자신과 접속된 트랜지스터에 흐르는 전류에 대응하여 상기 전류 소스 로드부의 트랜지스터들이 동일한 전류를 로드할 수 있는 전압으로 선충전된다.
Int. CL G09G 3/36 (2006.01.01) H03F 3/00 (2006.01.01) H03F 3/45 (2006.01.01) H03K 19/00 (2006.01.01)
CPC G09G 3/3611(2013.01) G09G 3/3611(2013.01) G09G 3/3611(2013.01) G09G 3/3611(2013.01) G09G 3/3611(2013.01)
출원번호/일자 1020080029754 (2008.03.31)
출원인 한양대학교 산학협력단
등록번호/일자 10-0979384-0000 (2010.08.25)
공개번호/일자 10-2009-0104359 (2009.10.06) 문서열기
공고번호/일자 (20100831) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.03.31)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 권오경 대한민국 서울 송파구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.03.31 수리 (Accepted) 1-1-2008-0232767-09
2 선행기술조사의뢰서
Request for Prior Art Search		 2008.12.17 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2009.01.14 수리 (Accepted) 9-1-2009-0003019-59
4 의견제출통지서
Notification of reason for refusal		 2010.02.22 발송처리완료 (Completion of Transmission) 9-5-2010-0071913-97
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.04.22 수리 (Accepted) 1-1-2010-0259305-54
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.04.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0259304-19
7 등록결정서
Decision to grant		 2010.08.20 발송처리완료 (Completion of Transmission) 9-5-2010-0362620-62
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
아날로그 버퍼회로의 입력신호인 제1 입력전압과, 상기 아날로그 버퍼회로의 출력신호(출력전압)가 피드백되어 다시 공급되는 신호인 제2 입력전압에 대응하는 전류를 생성하는 제1 스테이지;와, 상기 제1 스테이지에서 생성된 전류를 미러링하여 동일한 크기의 전류를 생성하고 이에 대응하는 출력전압으로 출력라인을 충방전시키는 제2 스테이지;를 포함하며, 상기 제1 스테이지는, 제1 전원과 제2 전원 사이에 병렬 연결되며 게이트 전극으로 동일한 바이어스 전압을 공급받아 턴-온되는 한 쌍의 트랜지스터를 포함하는 전류 소스부와, 상기 전류 소스부에 포함된 한 쌍의 트랜지스터 각각과 상기 제1 전원 사이에 접속되며 게이트 전극으로 각각 상기 제1 입력전압 및 상기 제2 입력전압을 공급받는 한 쌍의 트랜지스터를 포함하는 차동 입력단과, 상기 차동 입력단에 포함된 한 쌍의 트랜지스터 각각과 상기 제1 전원 사이에 접속되는 한 쌍의 트랜지스터를 포함하는 전류 소스 로드부를 포함하고, 상기 전류 소스 로드부에 포함된 한 쌍의 트랜지스터 각각의 게이트 전극과 소스 전극 사이에는 한 쌍의 커패시터가 접속되고, 상기 한 쌍의 커패시터 각각은 구동기간에 앞선 보상기간 동안 자신과 접속된 트랜지스터에 흐르는 전류에 대응하여 상기 전류 소스 로드부의 트랜지스터들이 동일한 전류를 로드할 수 있는 전압으로 선충전됨을 특징으로 하는 아날로그 버퍼회로
2 2
제1항에 있어서, 상기 제1 스테이지는, 상기 전류 소스 로드부에 포함된 한 쌍의 트랜지스터 중 어느 하나에 접속된 커패시터와, 상기 어느 하나의 트랜지스터 및 상기 차동 입력단의 제1 노드 사이에 설치된 제0 스위치와, 상기 차동 입력단에 포함되며 상기 제1 입력전압을 공급받는 트랜지스터와 상기 제1 노드 사이에 설치된 제1 스위치와, 상기 전류 소스 로드부에 포함된 한 쌍의 트랜지스터 중 다른 하나에 접속된 커패시터와 상기 다른 하나의 트랜지스터 및 상기 차동 입력단의 제2 노드 사이와, 상기 제2 노드와 상기 제1 입력전압을 공급받는 트랜지스터 사이에 각각 설치된 제2 스위치들과, 상기 차동 입력단에 포함되며 상기 제2 입력전압을 공급받는 트랜지스터와 상기 제2 노드 사이와, 상기 제2 입력전압을 공급받는 트랜지스터 및 상기 전류 소스부의 제3 노드와 상기 제1 입력전압을 공급받는 트랜지스터 및 상기 전류 소스부의 제4 노드 사이에 각각 설치된 제3 스위치들을 더 포함하는 아날로그 버퍼회로
3 3
제2항에 있어서, 상기 제2 스위치들은 상기 보상기간의 일 기간 동안 턴-온되어, 상기 전류 소스 로드부에 포함되며 자신과 연결된 트랜지스터로 상기 전류 소스부에 구비된 어느 하나의 트랜지스터에 의해 발생되는 제1 전류가 흐르도록 제어하고, 상기 제0 및 제1 스위치는 상기 보상기간의 다른 기간 동안 턴-온되어, 상기 전류 소스 로드부에 포함되며 자신과 연결된 트랜지스터로 상기 제1 전류와 동일한 크기의 제2 전류가 흐르도록 제어하는 아날로그 버퍼회로
4 4
제3항에 있어서, 상기 전류 소스 로드부에 포함된 한 쌍의 트랜지스터는, 상기 전류 소스부에 구비된 동일한 트랜지스터로부터 각각 상기 제1 및 제2 전류를 공급받는 아날로그 버퍼회로
5 5
삭제
6 6
제1항에 있어서, 상기 전류 소스부 및 차동 입력단에 포함된 트랜지스터들은 N형 트랜지스터로 구현되고, 상기 전류 소스 로드부에 포함된 트랜지스터들은 P형 트랜지스터로 구현된 아날로그 버퍼회로
7 7
제1항에 있어서, 상기 제2 스테이지는, 상기 제1 전원과 상기 제2 전원 사이에 병렬 연결되어 상기 제1 스테이지에 흐르는 전류에 대응하여 동일한 크기의 전류를 생성하는 풀-업 트랜지스터들과, 상기 풀-업 트랜지스터들 각각과 상기 제2 전원 사이에 병렬 연결되어 전류미러를 형성하는 풀-다운 트랜지스터들을 포함하는 아날로그 버퍼회로
8 8
제7항에 있어서, 상기 풀-업 트랜지스터들은 상기 제1 전원에 연결된 P형 트랜지스터들이고, 상기 풀-다운 트랜지스터들은 상기 제2 전원에 연결된 N형 트랜지스터들인 아날로그 버퍼회로
9 9
제1항에 있어서, 상기 제1 및 제2 스테이지에 포함된 트랜지스터들은 절연기판 상에 형성된 저온 폴리-실리콘(LTPS)을 이용하여 구현된 아날로그 버퍼회로
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 산업자원부 한양대학교 산학협력단 차세대정보디스플레이기술개발사업 LTPS TFT를 이용한 화소, 구동회로, 시스템용 각종회로설계 기반기술 개발