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X-band 3W급 GaN 전력소자 기술

  • 기술번호 : KST2014067235
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 본 발명의 반도체 소자는 AlGaN/GaN 이종접합 구조를 가지는 기판 위에 소스 전극, 드레인 전극, 필드 플레이트 전극 및 게이트 전극을 형성하는데 있어서, 상기 게이트 전극의 머리부 하단에 위치한 제2지지부 측면에 게이트 전극과 동일한 금속으로 이루어진 필드 플레이트 전극을 형성함으로써, 게이트 전극의 무너짐을 방지하고 반도체 소자의 고주파 및 고전압 특성을 향상시킨다.
Int. CL H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/402(2013.01) H01L 29/402(2013.01) H01L 29/402(2013.01) H01L 29/402(2013.01) H01L 29/402(2013.01) H01L 29/402(2013.01) H01L 29/402(2013.01) H01L 29/402(2013.01)
출원번호/일자 1020100127661 (2010.12.14)
출원인 한국전자통신연구원
등록번호/일자 10-1583094-0000 (2015.12.30)
공개번호/일자 10-2012-0066362 (2012.06.22) 문서열기
공고번호/일자 (20160107) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.04.17)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 임종원 대한민국 대전광역시 유성구
2 안호균 대한민국 대전광역시 유성구
3 강동민 대한민국 대전광역시 유성구
4 장우진 대한민국 대전광역시 서구
5 김해천 대한민국 대전광역시 유성구
6 남은수 대한민국 대전광역시 서구

대리인

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번호 이름 국적 주소
1 특허법인한벗 대한민국 서울특별시 서대문구 충정로 *, 구세군빌딩 **층 (충정로*가)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2010.12.14 수리 (Accepted) 1-1-2010-0823505-19
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2012.04.17 수리 (Accepted) 1-1-2012-0304534-17
3 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2013.01.22 수리 (Accepted) 1-1-2013-0063367-92
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
5 의견제출통지서
Notification of reason for refusal
2015.04.27 발송처리완료 (Completion of Transmission) 9-5-2015-0278460-32
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2015.06.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2015-0607067-84
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2015.06.23 수리 (Accepted) 1-1-2015-0607066-38
8 등록결정서
Decision to grant
2015.10.12 발송처리완료 (Completion of Transmission) 9-5-2015-0701764-18
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번호 청구항
1 1
기판;상기 기판 상에 서로 이격되도록 형성되는 소스 전극 및 드레인 전극;상기 기판, 상기 소스 전극 및 상기 드레인 전극 상에 형성되는 절연막;상기 절연막 상에 형성되는 필드 플레이트 전극; 및상기 필드 플레이트 전극과 접촉하도록 형성되는 게이트 전극을 포함하되,상기 게이트 전극은,상기 절연막이 건식 식각된 곳에 고정되는 제1지지부;상기 제1지지부의 상단과 연결되며, 상기 필드 플레이트 전극과 접촉하도록 형성되는 제2지지부; 및상기 제2지지부의 상단과 연결되도록 형성되는 머리부를 포함하며,상기 제2지지부의 폭(W3)은 상기 제1지지부의 폭(W2)보다 크며,상기 제2지지부가 상기 필드 플레이트 전극의 측면 및 상면과 접촉하는 것을 특징으로 하는 반도체 소자
2 2
제1항에 있어서,상기 필드 플레이트 전극의 폭(W1)은 0
3 3
제1항에 있어서,상기 제1지지부의 폭(W2)은 0
4 4
제1항에 있어서,상기 제2지지부의 폭(W3)은 0
5 5
삭제
6 6
제1항에 있어서,상기 절연막은 실리콘 질화물 또는 실리콘 산화물인 것을 특징으로 하는 반도체 소자
7 7
제1항에 있어서,상기 절연막의 두께는 500~800Å인 것을 특징으로 하는 반도체 소자
8 8
a) 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계;b) 상기 소스 전극 및 드레인 전극이 형성된 기판 상에 실리콘 산화물 또는 실리콘 질화물을 증착시켜 절연막을 형성하는 단계;c) 상기 절연막 상에 필드 플레이트 전극을 형성하는 단계; 및d) 상기 절연막을 건식 식각하여 제1지지부의 외형을 형성하고 삼중층의 제1감광막으로 상기 제1지지부의 상단과 연결되는 제2지지부 및 상기 제2지지부의 상단과 연결되는 머리부의 외형을 형성한 후 게이트 전극용 금속을 전자선으로 진공증착하여, 상기 제2지지부의 폭(W3)이 상기 제1지지부의 폭(W2)보다 크며, 상기 제2지지부가 상기 필드 플레이트 전극의 측면 및 상면과 접촉하도록 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
9 9
제8항에 있어서,상기 c) 단계는,c-1) 상기 절연막 상에 단일층의 제2감광막을 도포하는 단계;c-2) 형성될 필드 플레이트 전극의 폭만큼 상기 제2감광막을 제거하여 상기 절연막의 일부분을 노출시키는 단계;c-3) 상기 절연막이 노출된 일부분 및 제거되지 않은 제2감광막 위에 필드 플레이트 전극용 금속을 증착시키는 단계; 및c-4) 상기 제거되지 않은 제2감광막 및 그 위에 증착된 필드 플레이트 전극용 금속을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
10 10
제8항에 있어서,상기 d) 단계는,d-1) 상기 필드 플레이트 전극이 형성된 상기 절연막 상에 단일층의 제3감광막을 도포하는 단계;d-2) 상기 절연막 및 상기 필드 플레이트 전극의 일부분이 노출되도록 상기 제3감광막을 현상한 후 현상된 제3감광막을 마스크로 이용해 상기 절연막을 식각하는 단계;d-3) 식각되지 않은 제3감광막을 제거하여 제1지지부의 외형을 형성하는 단계;d-4) 상기 제1지지부의 외형이 형성된 절연막 위에 상기 삼중층의 제1감광막을 도포하는 단계;d-5) 상기 제1감광막의 일부분을 제거하여 상기 제1지지부의 상단과 연결되는 상기 제2지지부 및 상기 제2지지부의 상단과 연결되는 머리부의 외형을 형성하는 단계; 및d-6) 상기 제1지지부, 상기 제2지지부 및 상기 머리부의 외형에 상기 게이트 전극용 금속을 전자선으로 진공증착하고 제거되지 않은 제1감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
11 11
삭제
12 12
제10항에 있어서,상기 d-2) 단계에서 노출되는 상기 필드 플레이트 전극의 폭(W4)은 0
13 13
제10항에 있어서,상기 d-2) 단계에서 노출되는 상기 절연막의 폭(W5)은 0
14 14
제10항에 있어서,상기 d-5) 단계는 제1지지부의 외형이 기판에도 형성되도록 기판을 리세스 식각(recess etching)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
15 15
제8항에 있어서,상기 d) 단계의 건식 식각은 반응성 이온 식각(Reactive Ion Etching)을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US08609474 US 미국 FAMILY
2 US20120146107 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2012146107 US 미국 DOCDBFAMILY
2 US8609474 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.