맞춤기술찾기

이전대상기술

수직방향의 오프셋을 갖는 고전압 박막 트랜지스터

  • 기술번호 : KST2015078632
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 고전압에 견디기 위해 수직 방향의 오프셋을 갖는 고전압 비정질 박막 트랜지스터에 관한 것으로, 게이트 전극, 게이트 전극 상에 형성된 게이트 절연막, 게이트 절연막 상의 소정부위에 형성된 활성층, 활성층 상에 소오스/드레인 전극과의 컨택 특성을 향상시키기 위한, 도핑된 비정질 실리콘층 및 전체 구조상에 형성된 소오스/드레인 전극을 포함하며,활성층 채널의 가장자리 영역과 상기 소오스 및/또는 드레인 전극 사이에 수직방향으로 형성된 비정질 실리콘층의 오프셋을 갖는 고전압 비정질 박막 트랜지스터를 제공한다. 이러한 구성을 통하여, 수평구조의 오프셋을 갖는 고전압 비정질 박막 트랜지스터가 가지는 엄격한 공정상의 제약이 따르는 문제점을 해결하고, 오프셋을 공정상 용이하게 제어하여, 고전압 박막트랜지스터의 특성을 안정화하며, 저렴한 공정비용을 확보할 수 있도록 하는 것이다. 박막트랜지스터, 오프셋, 고전압, 비정질
Int. CL H01L 29/786 (2006.01)
CPC H01L 29/78621(2013.01) H01L 29/78621(2013.01) H01L 29/78621(2013.01) H01L 29/78621(2013.01)
출원번호/일자 1020020045477 (2002.08.01)
출원인 한국전자통신연구원
등록번호/일자 10-0494038-0000 (2005.05.30)
공개번호/일자 10-2004-0012106 (2004.02.11) 문서열기
공고번호/일자 (20050613) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2002.08.01)
심사청구항수 8

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 황치선 대한민국 대전광역시대덕구
2 송윤호 대한민국 대전광역시서구

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2002.08.01 수리 (Accepted) 1-1-2002-0249364-82
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
3 선행기술조사의뢰서
Request for Prior Art Search
2004.05.13 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2004.06.11 수리 (Accepted) 9-1-2004-0032522-00
5 의견제출통지서
Notification of reason for refusal
2004.06.23 발송처리완료 (Completion of Transmission) 9-5-2004-0245768-46
6 명세서 등 보정서
Amendment to Description, etc.
2004.08.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2004-0375759-59
7 의견서
Written Opinion
2004.08.23 수리 (Accepted) 1-1-2004-0375760-06
8 거절결정서
Decision to Refuse a Patent
2005.02.22 발송처리완료 (Completion of Transmission) 9-5-2005-0077763-12
9 명세서 등 보정서(심사전치)
Amendment to Description, etc(Reexamination)
2005.03.21 보정승인 (Acceptance of amendment) 7-1-2005-0005438-16
10 등록결정서
Decision to grant
2005.05.27 발송처리완료 (Completion of Transmission) 9-5-2005-0246310-63
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
삭제
2 2
게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막;상기 게이트 절연막 상의 소정부위에 형성된 비정질 실리콘 활성층;상기 활성층 상에 소오스/드레인 전극과의 컨택 특성을 향상시키기 위한, 도핑된 비정질 실리콘층; 및 상기 전체 구조상에 형성된 소오스/드레인 전극을 포함하며,상기 활성층 채널의 가장자리 영역과 상기 소오스 및/또는 드레인 전극 사이에 수직방향으로 형성된 비정질 실리콘층의 오프셋을 갖고,상기 오프셋과 상기 활성층은 동일한 층이며, 상기 활성층의 채널 가장자리 영역의 두께가 상기 활성층의 채널 영역 두께 보다 두꺼운 구조를 갖도록 하여 상기 오프셋이 이루어진 것을 특징으로 하는 고전압 박막 트랜지스터
3 3
게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상의 소정부위에 형성된 비정질 실리콘의 활성층; 상기 활성층 상에 소오스/드레인 전극과의 컨택 특성을 향상시키기 위한, 제 1 도핑된 비정질 실리콘층; 및 상기 전체 구조상에 형성된 소오스/드레인 전극을 포함하며, 상기 활성층 채널의 가장자리 영역과 상기 소오스 및/또는 드레인 전극 사이에 수직방향으로 형성된 비정질 실리콘층의 오프셋을 갖고, 상기 활성층 채널의 가장자리 영역과 상기 소오스 및/또는 드레인 전극 사이에, 제 2 도핑된 비정질 실리콘층 및 비정질 실리콘층의 오프셋을 더 포함하며, 상기 오프셋은 상기 드레인 전극 및 상기 소오스 전극 중 적어도 하나의 하부에 있는 도핑된 비정질 실리콘층을 완전히 덮는 구조로 이루어진 것을 특징으로 하는 고전압 박막 트랜지스터
4 4
제 3 항에 있어서, 상기 활성층의 채널 상부에 식각 방지막인 에치 스토퍼를 더 포함하는 것을 특징으로 고전압 박막 트랜지스터
5 5
제 2 항 내지 제 4 항 중 어느 하나의 항에 있어서, 상기 오프셋의 두께는 1000 내지 3000Å 의 두께를 가지는 것을 특징으로 하는 고전압 박막 트랜지스터
6 6
삭제
7 7
기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상의 비정질 실리콘층을 형성하고 패터닝하여 소정부위에 활성층을 형성하는 단계;상기 활성층 상에 소오스/드레인 전극과의 컨택 특성을 향상시키기 위하여, 도핑된 비정질 실리콘층을 형성하는 단계; 및 상기 전체 구조상에 형성된 소오스/드레인 전극을 포함하며,상기 활성층 채널의 가장자리 영역과 상기 소오스 및/또는 드레인 전극 사이에 수직방향으로 형성된 비정질 실리콘층의 오프셋을 갖고,상기 오프셋과 상기 활성층은 동일한 층이며, 상기 활성층의 채널 가장자리 영역의 두께가 상기 활성층의 채널 영역 두께 보다 두꺼운 구조를 갖도록, 상기 오프셋을 형성하는 것을 특징으로 하는 고전압 박막 트랜지스터 제조방법
8 8
기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상의 비정질 실리콘층을 형성하고 패터닝하여 소정부위에 활성층을 형성하는 단계; 상기 활성층 상에 소오스/드레인 전극과의 컨택 특성을 향상시키기 위하여, 제 1 도핑된 비정질 실리콘층을 형성하는 단계; 및 상기 전체 구조상에 형성된 소오스/드레인 전극을 포함하며, 상기 활성층 채널의 가장자리 영역과 상기 소오스 및/또는 드레인 전극 사이에 수직방향으로 형성된 비정질 실리콘층의 오프셋을 갖고, 상기 활성층 채널의 가장자리 영역과 상기 소오스 및/또는 드레인 전극 사이에, 제 2 도핑된 비정질 실리콘층 및 비정질 실리콘층의 오프셋을 형성하는 단계를 더 포함하며, 상기 오프셋은 상기 드레인 전극 및 상기 소오스 전극 중 적어도 하나의 하부에 있는 도핑된 비정질 실리콘층을 완전히 덮는 구조로 형성하는 것을 특징으로 하는 고전압 박막 트랜지스터 제조방법
9 9
제 8 항에 있어서, 상기 활성층의 채널 상부에 식각 방지막인 에치 스토퍼를 형성하는 단계를 더 포함하는 것을 특징으로 고전압 박막 트랜지스터 제조방법
10 10
제 7 항 내지 제 9 항 중 어느 하나의 항에 있어서, 상기 오프셋의 두께는 1000 내지 3000Å인 것을 특징으로 하는 고전압 박막 트랜지스터 제조방법
11 10
제 7 항 내지 제 9 항 중 어느 하나의 항에 있어서, 상기 오프셋의 두께는 1000 내지 3000Å인 것을 특징으로 하는 고전압 박막 트랜지스터 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.